綜合課程設計報告CDMA部分含F(xiàn)PGA

1、第一章 項目背景1.1 CDMA原理及背景簡介CDMA是碼分多址的英文縮寫（Code Division Multiple Access），它是在數(shù)字技術的分支一一擴頻通信技術上發(fā)展起來的一種嶄新的無線通信技術。CDM技術的原理是擴頻技術，即將需傳送的具有一定信號帶寬信息數(shù)據(jù)，用一個帶寬遠大于信 號帶寬的高速偽隨機碼（GOLD?）進行調制，使原數(shù)據(jù)信號的帶寬被擴展，再經(jīng)載 波調制并發(fā)送出去。接收端使用完全相同的偽隨機碼，與接收的帶寬信號作相關處 理，把寬帶信號換成原信息數(shù)據(jù)的窄帶信號即解擴，以實現(xiàn)信息通信。碼分多址（CDMA技術是擴頻通信技術在多用戶通信系統(tǒng)中的應用，其利用了擴頻 序列的編碼正交

2、可分性， 使得多個用戶信號可以在同一媒介、 同一頻率、 同一時間內 傳輸。每一路碼分信號， 都是經(jīng)過擴頻調制的信號， 每一路碼分信道都分配了獨特的 擴頻序列。擴頻通信的主要特征是它們的頻帶寬度B比信息速率R大得多，通過擴頻得到擴頻增益，用于抵抗各種干擾。因此就CDM本身的優(yōu)勢而言，CDM擁有無與倫比 的巨大潛力。擴頻通信技術、碼分多址技術和同步技術是 CDM的關鍵技術，通過CDM數(shù)字 基帶發(fā)射系統(tǒng)的研究更進一步了解 CDM數(shù)字基帶系統(tǒng)的過程，加深對CDM的擴頻 通信技術和碼分多址技術的理解，加深對 CDMA系統(tǒng)的理解。同時，我們可以知道 CDM敍術為什么得以快速發(fā)展。本項目的重點集中于應用FP

3、GA來實現(xiàn)CDM數(shù)字基帶系統(tǒng)發(fā)射系統(tǒng),并在此基 礎上實現(xiàn)接收系統(tǒng)，具體講就是將信號進行擴頻、GOLD?調制、基帶求和、再進行并/ 串轉換，在接收端進行解擴和解調，還原出初始發(fā)送的數(shù)據(jù)，其中利用的載波 調制技術室2PSK技術，解調利用相干解調。1.2 FPGA在通信領域的巨大作用21 世紀是一個數(shù)字化的世紀， 數(shù)字信號處理在新的世紀中有著廣泛的應用， 信 息高速公路、移動通信、自動化系統(tǒng)都采用了數(shù)字信號處理技術。單片機系統(tǒng)，雖然在一定程度上滿足了部分需要，但是由于它的速度和數(shù)據(jù)處理能力非常有限，不能滿足現(xiàn)代數(shù)字系統(tǒng)數(shù)據(jù)的高速率的要求。近幾年發(fā)展起來的 FPGA技術，滿足了這種需求，F(xiàn)PGA功能上

4、比早期的PLD更加強大，主要有編程方 式方便先進，并且擁有較高的工作頻率，像 Altera的Cyclone的EP1C3系列，其 工作頻率就有40MHZ此外，硬件描述語言 Verilog HDL在編寫風格上與C語言十 分的接近，所以FPGA技術不僅可以完成單片機所不能完成的指標，而且更具有靈 活性。這種基于EDA技術的芯片正在成為電子系統(tǒng)設計的主流。此外，F(xiàn)PGA還具有靜態(tài)可重復編程和動態(tài)在系統(tǒng)重構的特性，使得硬件的功能可以像軟件一樣通過編 程來修改。因此，F(xiàn)PGA技術的應用前景非常廣闊。FPGA勺發(fā)展不斷滿足當今電子工業(yè)的快速發(fā)展， 隨著集成電路的設計規(guī)模日益 增大，復雜程度日益增高，F(xiàn)PGA

5、勺出現(xiàn)和發(fā)展大大改變了傳統(tǒng)的系統(tǒng)設計方法，這 種方法使得電子系統(tǒng)設計變得更加簡單方便、靈活快速。第二章CDMA系統(tǒng)簡介CDM技術的基礎是擴頻通信。擴頻：用來傳輸信息的信號帶寬遠遠大于信息本 身帶寬的一種傳輸方式，頻帶的擴展由獨立于信息的擴頻碼來實現(xiàn)，與所傳信息數(shù) 據(jù)無關，在接收端用同步接收實現(xiàn)解擴和數(shù)據(jù)恢復。如下圖，我們可以知道CDMA系統(tǒng)的基本原理和TDMA FDMA勺區(qū)別。cCCCDMA、TDMA FDMA：匕較擴頻通信的理論基礎就是著名的香農定理：V 二這個公式表明，在高斯信道中當傳輸系統(tǒng)的信號噪聲功率比S/N下降時，可用 增加系統(tǒng)傳輸帶寬W的辦法來保持信道容量C不變。對于任意給定的信號

6、噪聲功率 比，可以用增大傳輸帶寬來獲得較低的信息差錯率。正因為這個原因，擴頻通信具 有比較強的抗噪聲干擾的能力。CDM技術是以擴頻通信為基礎的載波調制和多址接 入技術，所以如何實現(xiàn)擴頻部分對于整個 CDM系統(tǒng)的實現(xiàn)有著重要的影響。2.1 CDMA系統(tǒng)的關鍵技術擴頻技術是CDM系統(tǒng)的基礎，在擴頻系統(tǒng)中，常使用偽隨機碼來擴展頻譜，偽隨 機碼的特性，如編碼類型、長度、速度等在很大程度上決定了擴頻系統(tǒng)的性能，如抗 干擾能力、多址能力、碼捕獲時間。因此要實現(xiàn)擴頻部分，關鍵就是如何選擇一個比 較好的方法來實現(xiàn)Ph碼產生器。而實現(xiàn)Ph碼產生器的難點就是實現(xiàn)其同步，即在接收端進行解擴所用的Ph碼和接 收到的信

7、號在發(fā)送時所用的PN碼是同步的，這是擴頻技術中的難點。CDM系統(tǒng)要求接 收機的本地偽隨機碼與接收到的Ph碼在結構、頻率和相位上完全一致，否則就不能正 常接收所發(fā)送的信息，接收到的只是一片噪聲。若實現(xiàn)了收發(fā)同步但不能保持同步， 也無法準確可靠地獲取所發(fā)送的信息數(shù)據(jù)。因此，pr碼序列的同步是CDM通信擴頻模塊的關鍵技術。但是要真正成為一種商業(yè)應用的通信系統(tǒng)，還有很多技術問題需要解 決，本文暫不做考慮。2.2 CDMA系統(tǒng)的基本結構CDMA技術是以擴頻通信為基礎的載波調制和多址接入技術，所以如何實現(xiàn)擴頻 部分對于整個CDMA系統(tǒng)的實現(xiàn)有著重要的影響。 下圖是標準的CDMA系統(tǒng)的基本原 理圖：石詞匝卜

8、I擴頻調制IT上變頻卜國關信號經(jīng)信源編碼后成為數(shù)字信號，經(jīng)過糾錯編碼、卷積編碼和交織等相關處理后送入調制器中，利用Ph碼發(fā)生器產生的高速PN碼將數(shù)字信號變成碼片，使得信號的傳 輸帶寬遠大于信號本身的帶寬以實現(xiàn)擴頻通信，同時，為了使信號的傳輸與信道特性相匹配，必須用載波發(fā)生器產生的載波去調制擴頻信號。使其頻率變?yōu)檫m合信道傳愉 的射頻頻段，將數(shù)字信號調制成模擬信號后通過放大器發(fā)射出去。 在接收端，利用下 變頻器將射頻信號還原成中頻信號，采用與發(fā)射端相同的信號處理技術再將信號還原 成原始信號，從而達到數(shù)據(jù)通信傳輸?shù)哪康?。下面是我們根?jù)標準的CDM通信系統(tǒng)設計的我們系統(tǒng)中的發(fā)射機框圖：F面是我們系統(tǒng)的

9、接收機框圖:解調單元 （相干胞絡）接收信號整體的FPG設計的CDM通信系統(tǒng)如下:系統(tǒng)時鐘 發(fā)射機 接收機第三章 基于FPGA的CDMA系統(tǒng)設計及仿真分析FPGA是電子設計領域中最具活力和發(fā)展前途的一項技術，它的影響絲毫不亞于 70年代單片機的發(fā)明和使用。可以毫不夸張的講，F(xiàn)PGA能完成任何數(shù)字器件的功能。在PCB完成以后，還可以利用FPGA勺在線修改能力，隨時修改設計而不必改 動硬件電路。使用FPGA來開發(fā)數(shù)字電路，可以大大縮短設計時間，減少PCB面積，提高系統(tǒng)的可靠性。FPGA勺這些優(yōu)點使得FPGA技術在90年代以后得到飛速的發(fā)展， 同時也大大推動了 EDA軟件和硬件描述語言的進步。本設計主

10、要利用了FPGA及Verilog HDL語言來設計CDMA數(shù)字基帶發(fā)送接收系統(tǒng)。4.1 FPGA通信系統(tǒng)設計的注意點對于通信系統(tǒng)的建模，除了外圍的模擬電路的設計是整個大系統(tǒng)需要考慮外， 更重要的是針對純數(shù)字部分的輸入、輸出接口信號的要求，進行細致的研究。對于 數(shù)字通信系統(tǒng)，對于不同的 Verilog HDL來建模有著不同的效果。一般對于選擇什么方法來進行數(shù)字通信的建模，從以下幾個方面討論研究27:可行性的影響對于以FPGA通用芯片為目標器件的建模和設計，受到輸入信號性質的限制， 對于一些速度要求較高的通信系統(tǒng)，由于現(xiàn)行的FPGAB標器件的限制，無法使用。因此對于通信系統(tǒng)的Verilog HDL

11、建模的可行性應在設計系統(tǒng)方案做充分考慮。 可靠性分析對于通信系統(tǒng)來說，實現(xiàn)系統(tǒng)的可靠性指標是 Verilog HDL建模的難點，這一 點與實現(xiàn)硬件電路是相似的，用硬件描述語言，實現(xiàn)系統(tǒng)功能，有許多方法，實現(xiàn) 建模的方法也可以不同，有時不同的建模風格和方式，可以得到相同的設計結果和 相近的可靠性能，同時，對于組合邏輯電路來說，設計的可靠性，還要考慮組合邏 輯電路的競爭和冒險現(xiàn)象和硬件延時問題。效率的影響系統(tǒng)效率的因素包括芯片資源的優(yōu)化，軟件程序運行的速度等。從軟件設計方 面考慮，采用并行方式比串行運行方式運行速率高。在FPGA設計，合理的引腳定義也是很重要的。一個好的引腳定義可以充分利用芯片資源

12、，而一個不好的引腳定 義可能造成芯片資源的巨大浪費，甚至布線失敗?？偟膩碇v，通信系統(tǒng)的性能可以根據(jù)公式來計算，采用波形級的仿真或通過硬件構成樣機及進行測量來評估。對于數(shù)字通信系統(tǒng)的Verilog HDL建模，其建模效果最終要經(jīng)過一定方式的檢驗和評估，而檢驗的結果反過來促進其建模或程序設計 的改進與完善。4.2 CDMA系統(tǒng)分模塊簡介、代碼及仿真發(fā)射機分頻器模塊:module clk_div(clk_in,rst_n,clk_out );cnt=0;parameter cnt_top=10; clk_in/clk_out=cnt_top parameter width=4;parameter d

13、uty=50;else if(cnt=(cnt_top-1) cnt=0;elsecnt=cnt+1b1;endinput clk_in; input rst_n;output clk_out;always(posedge clk_in or negedge rst_n) beginreg clk_out;reg width-1:0cnt;if(!rst_n)clk_out=0;else if(cnt(cnt_top*duty)/100)clk_out=1;elsealways(posedge clk_in or negedge rst_n) beginif(!rst_n)clk_out=0;

14、end endmodulepll100Minclk0ClkRatioPh (dg)DC (%)c02/10.0050.00inclk0 f requency : 10.000 MHzOperati on Mode: Normalinst12Cy clone II(PLL模塊產生2倍頻信號ROM的讀取時鐘)仿真以輸入的20M時鐘分頻得到10K數(shù)據(jù)信道串行傳輸時鐘為例，可見設計完全正確:J PT.種T133ZT.秤 Tis127)out=127+(in-127)/cnt;/positiveelse out=127-(127-in)/cnt; /negetiveendendalways (posed

15、ge clk or negedge rst)beginif(!rst) cnt=1;else cnt=cnt+1;endendmoduleout=0;elsebeginif(seq) out=in;else out=in;endendendmodule可以看出在數(shù)據(jù)零一跳變點處波形相位發(fā)生180度突變，2PSK設計正確。PSK調制模塊：module pskmod(clk,rst,seq,in,out);input clk,rst,seq;input 7:0 in;output 7:0 out;reg 7:0 out;always (posedge clk or negedge rst) beg

16、inif(!rst)仿真得到的2PSK調制波形如下:AWGN信道模擬10dB噪聲數(shù)據(jù):MATLAB 代碼：clc;clear all;y=round(wgn(1,1024,20);for i=1:1024if y(i)31O9?52其中seq_test1為發(fā)送端串行數(shù)據(jù)，seq_test3為發(fā)送端gold序列，seq_test2為接收端提取 出的相應用戶的gold序列，seq_test4 為解調出來的串行數(shù)據(jù)， seq_test4 與seq_test1完全 一致，說明解調正確。FIR數(shù)字濾波器設計:+FIR濾波器仿真結果如下，結果與理論設計一致:一Lr_n_n_rL_rL_L_L_n_n_rL

17、_rmTL_rL_-L_n_L_丁_rmrL_n_rL_n_nL_TL_L_LJJYJWWYAAATJWUUV/UL/VAJWUW/UUVTU串并轉換：module ser2par2(clk,rst,in,out,flag);/serial to parallelinput clk,rst;input in;output flag;output 3:0out;reg 3:0out;reg 1:0 cnt;reg flag;always (posedge clk or negedge rst)beginif(!rst)beginout=0;endelse2b10:out2=in;2b11:out3=in;default:out0=in;endcaseendendalways (posedge clk or negedge rst)beginif(!rst) flag=0