計(jì)算機(jī)組成原理課程設(shè)計(jì)設(shè)計(jì)求負(fù)數(shù)平方和的CISC模型計(jì)算機(jī)

1、計(jì)算機(jī)組成原理課程設(shè)計(jì)說明書題 目： 設(shè)計(jì)求負(fù)數(shù)平方和的cisc模型計(jì)算機(jī) 院 （系）： 計(jì)算機(jī)科學(xué)與工程學(xué)院 專 業(yè)： 計(jì)算機(jī)科學(xué)與技術(shù) 學(xué)生姓名： 莫興偉 學(xué) 號(hào)： 0900310321 指導(dǎo)教師： 陳智勇 1、課程設(shè)計(jì)的題目和內(nèi)容：設(shè)計(jì)一臺(tái)嵌入式cisc模型計(jì)算機(jī)（采用定長(zhǎng)cpu周期、聯(lián)合控制方式），并運(yùn)行能完成一定功能的機(jī)器語言程序進(jìn)行驗(yàn)證。 要求連續(xù)輸入5個(gè)有符號(hào)整數(shù)（用8位二進(jìn)制補(bǔ)碼表示，十六進(jìn)制數(shù)輸入）求所有負(fù)數(shù)的平方和并輸出顯示。說明：5個(gè)有符號(hào)數(shù)從外部輸入； 一定要使用符號(hào)位（比如說sf），并且要使用負(fù)的時(shí)候轉(zhuǎn)移（比如 說js）或不為負(fù)的時(shí)候轉(zhuǎn)移（比如說jns）指令。課程設(shè)計(jì)

2、完成的內(nèi)容 1.完成系統(tǒng)的總體設(shè)計(jì)，畫出模型機(jī)數(shù)據(jù)通路框圖； 2.設(shè)計(jì)微程序控制器（cisc模型計(jì)算機(jī)）的邏輯結(jié)構(gòu)框圖； 3.設(shè)計(jì)機(jī)器指令格式和指令系統(tǒng)； 4.設(shè)計(jì)時(shí)序產(chǎn)生器電路； 5.設(shè)計(jì)所有機(jī)器指令的微程序流程圖； 6.設(shè)計(jì)操作控制器單元；在cisc模型計(jì)算機(jī)中，設(shè)計(jì)的內(nèi)容包括微指令格式（建議采用全水平型微指令）、微指令代碼表（根據(jù)微程序流程圖和微指令格式來設(shè)計(jì)）和微程序控制器硬件電路（包括地址轉(zhuǎn)移邏輯電路、微地址寄存器、微命令寄存器和控制存儲(chǔ)器等。具體電路根據(jù)微程序控制器的邏輯結(jié)構(gòu)框圖、微指令格式和微指令代碼來設(shè)計(jì)）。 7.設(shè)計(jì)模型機(jī)的所有單元電路，并用vhdl語言（也可使用gdf文件-

3、圖形描述文件）對(duì)模型機(jī)中的各個(gè)部件進(jìn)行編程，并使之成為一個(gè)統(tǒng)一的整體，即形成頂層電路或頂層文件； 8.由給出的題目和設(shè)計(jì)的指令系統(tǒng)編寫相應(yīng)的匯編語言源程序； 9.根據(jù)設(shè)計(jì)的指令格式，將匯編語言源程序手工轉(zhuǎn)換成機(jī)器語言源程序，并將其設(shè)計(jì)到模型機(jī)中的rom中去； 10.使用eda軟件進(jìn)行功能仿真，要保證其結(jié)果滿足題目的要求；（其中要利用eda軟件提供的波形編輯器，選擇合適的輸入輸出信號(hào)及中間信號(hào)進(jìn)行調(diào)試。）2、 系統(tǒng)的總體設(shè)計(jì)：整個(gè)系統(tǒng)數(shù)據(jù)通路如下所示：本模型機(jī)中的指令系統(tǒng)中共有9條基本指令，下表列出了每條指令的格式、匯編符號(hào)和指令功能。1、 模型機(jī)的指令系統(tǒng)和所有指令的指令格式1）i/o指令輸入

4、指令（in1）格式：7 6 5 43 21 0操作碼x xrd輸入指令（out1）格式：7 6 5 43 21 0操作碼rsx x2)轉(zhuǎn)移指令條件轉(zhuǎn)移指令（jb）和無條件跳轉(zhuǎn)指令（jmp）格式：7 6 5 43 2 1 0操作碼x x x x地址3）比較指令和相加指令比較指令（cmp）和相加指令（add）的格式：7 6 5 43 21 0操作碼rsrd4)mov指令mov指令格式：7 6 5 43 21 0操作碼x xrd立即數(shù)5)乘法指令乘法指令mul格式：7 6 5 43 21 0操作碼rsrd6）自減指令自減1指令（dec）格式：7 6 5 43 21 0操作碼x xrd助記符號(hào)指令格式

5、功 能in1 rd 1 0 0 0rd將數(shù)據(jù)存到rd寄存器out1 rs1 1 1 1rs(rs)ledadd rs,rd1 1 0 0rsrd(rs)+(rd)rdcmp rs,rd1 0 1 0rsrd(rs)-(rd),鎖存cy和zidec rd0 1 1 1rd(rd)-1rdmov rd,data1 0 0 1rddatadatardjmp addr1 1 1 0addraddrpcjb addr1 0 1 1addr若小于，則addrpcmul rs rd1 1 0 1rd其中，對(duì)rs和rd的規(guī)定：rs或rd選定的寄存器0 0r00 1r11 0r2模型機(jī)規(guī)定數(shù)據(jù)的表示采用定點(diǎn)整數(shù)

6、補(bǔ)碼表示，單字長(zhǎng)為8位，其格式如下：76 5 4 3 2 1 0符號(hào)位尾數(shù)t1、t2、t3、t4與clr、q之間的關(guān)系圖qclrt1t2t3t4一個(gè)cpu周期現(xiàn)在,我們開始微程序控制器的設(shè)計(jì),它包括以下幾部分工作:(1）根據(jù)指令格式和指令系統(tǒng)設(shè)計(jì)所有機(jī)器指令的微程序流程圖，并確定每條微指令的微地址和后繼微地址；（2）設(shè)計(jì)微指令格式和微指令代碼表；（3）設(shè)計(jì)地址轉(zhuǎn)移邏輯電路；（4）設(shè)計(jì)微程序控制器中的其它邏輯單元電路，包括微地址寄存器、微命令寄存器和控制存儲(chǔ)器；（5）設(shè)計(jì)微程序控制器的頂層電路。 首先做第一步,根據(jù)指令格式和指令系統(tǒng)設(shè)計(jì)所有機(jī)器指令的微程序流程圖.對(duì)于我設(shè)計(jì)的模型機(jī)，對(duì)應(yīng)的指令流

7、程圖如下所示： 第二步,指令流程圖設(shè)計(jì)完成后,開始設(shè)計(jì)微指令格式和微指令代碼表,按照要求,cisc模型機(jī)系統(tǒng)使用的微指令采用全水平型微指令，字長(zhǎng)為25位，其中微命令字段為17位，p字段為2位，后繼微地址為6位，其格式如下： 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0load ldpc ldar ldir ldri rd_b rs_b s1 s0 alu_b ldac lddr wr cs sw_b led_b ldfr p1 p2 后繼微地址按照這個(gè)格式,再根據(jù)我設(shè)計(jì)的指令流程圖,可以得到:由微指令格式和微程

8、序流程圖編寫的微指令代碼表如下所示，在微指令的代碼表中微命令字段從左邊到右代表的微命令信號(hào)依次為：load、ldpc、ldar、ldir、ldri、rd_b、rs_b、s1、s0、alu_b、ldac、lddr、wr、cs、sw_b、led_b、ldfr。微地址微命令字段p1p2后繼微地址00000011100110010011110000000100000011000111000001111000000000000010100101100100101101000100000001110001110010010110000000000001001000001001011111000000001

9、000101100001101100111110000000000011010000010010111110000000010001111000001001101111000010100001000100011100100110100000000000100111100110010011110000000110010101000010001101111000000100001011111001100100111100110000000110010000100011011110000001100011011000010001101111000010010001110111001100100111

10、10000100110011111000010001000110000000000010010100000100101111100001010101001101000110010010110000000000101001000111100001111000000000010101100011111000111100000000010000001000110010010110000000001100001000011001001111000000000第三步:設(shè)計(jì)好了微指令代碼表之后,我們可以開始設(shè)計(jì)地址轉(zhuǎn)移邏輯電路地址轉(zhuǎn)移邏輯電路是根據(jù)微程序流程圖3-2中的棱形框部分及多個(gè)分支微地址，利用微地

11、址寄存器的異步置“1”端，實(shí)現(xiàn)微地址的多路轉(zhuǎn)移。由于微地址寄存器中的觸發(fā)器異步置“1”端低電平有效，與a4a0對(duì)應(yīng)的異步置“1”控制信號(hào)se5se1的邏輯表達(dá)式為：（a5的異步置“1”端se6實(shí)際未使用）se5=(fc+fz)p(2)t4se4=i7p(1)t4se3=i6p(1)t4se2=i5p(1)t4se1=i4p(1)t4需要注意的是:地址轉(zhuǎn)移邏輯電路中異步置“1”信號(hào)se5se1表達(dá)式的確定與p字段測(cè)試時(shí)轉(zhuǎn)移微地址的確定密切相關(guān).地址轉(zhuǎn)移邏輯電路的實(shí)現(xiàn)代碼如下:library ieee;use ieee.std_logic_1164.all;entity addr is port(

12、 i7,i6,i5,i4:in std_logic; fz,fc,t4,p1,p2:in std_logic; se6,se5,se4,se3,se2,se1:out std_logic);end addr;architecture a of addr isbegin se6=1; se5=not (not fc or fz ) and p2 and t4); se4=not(i7 and p1 and t4); se3=not(i6 and p1 and t4); se2=not(i5 and p1 and t4); se1=not(i4 and p1 and t4);end a;編譯通過之

13、后生成圖形符號(hào)，我們的地址轉(zhuǎn)移邏輯電路就完成了。接下來繼續(xù)生成微控制器里面的其他器件和電路：我們先看看微地址寄存器aa的設(shè)計(jì)，它的內(nèi)部電路圖如下所示： 可以看得出，aa中帶有異步清“0”和異步置“1”功能的觸發(fā)器mmm，它的實(shí)現(xiàn)代碼如下：library ieee;use ieee.std_logic_1164.all;entity mmm is port( se:in std_logic; t2:in std_logic; d:in std_logic; clr:in std_logic; ua:out std_logic );end mmm;architecture a of mmm isb

14、egin process(clr,se,t2) begin if(clr=0) then ua=0; elsif(se=0)then ua=1; elsif(t2event and t2=1) then ua dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout dataout=11100110010

15、01111000000010; end case; ua(5 downto 0)=dataout(5 downto 0); d(18 downto 0)=dataout(24 downto 6); end process;end a; 程序中的25位控制信號(hào)就是按照上面確定的微指令代碼表確定的。編譯通過后生成了控制存儲(chǔ)器，接下來該生成微命令寄存器mcommand，同樣也是通過vhdl來描述即可，它的實(shí)現(xiàn)代碼如下所示：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_u

16、nsigned.all;entity mcommand isport( t2,t3,t4,i3,i2,i1,i0:in std_logic; o:in std_logic_vector(18 downto 0); p1,p2,load,ldpc,ldar,ldir,ldr0,ldr1,ldr2,ldr3,r0_b,r1_b,r2_b,r3_b,s1,s0,alu_b,ldac,lddr,wr,cs,sw_b,led_b,ldfr:out std_logic );end mcommand;architecture a of mcommand issignal dataout:std_logic_

17、vector(18 downto 0);begin process(t2) begin if(t2event and t2=1)then dataout(18 downto 0)=o(18 downto 0); end if; p2=dataout(0); p1=dataout(1); ldfr=dataout(2) and t4; led_b=dataout(3); sw_b=dataout(4); cs=dataout(5); wr=dataout(6)or(not t3); lddr=dataout(7) and t4; ldac=dataout(8) and t4; alu_b=dat

18、aout(9); s0=dataout(10); s1=dataout(11); r3_b=(dataout(13)or(not i1)or (not i0)and(dataout(12)or(not i3)or (not i2); r2_b=(dataout(13)or(not i1)or i0)and(dataout(12)or(not i3)or i2); r1_b=(dataout(13)or(not i0)or i1)and(dataout(12)or(not i2)or i3); r0_b=(dataout(13)or i1 or i0)and(dataout(12)or i3 o

19、r i2); ldr3=t4 and dataout(14)and i1 and i0; ldr2=t4 and dataout(14)and i1 and (not i0); ldr1=t4 and dataout(14)and (not i1) and i0; ldr0=t4 and dataout(14)and (not i1) and (not i0); ldir=dataout(15)and t3; ldar=dataout(16)and t3; ldpc=dataout(17)and t4; load=dataout(18); end process;end a;編譯成功后創(chuàng)建圖形

20、文件即可以生成微命令寄存器mcommand，然后再分別生成微地址轉(zhuǎn)換器f1、f2、f3，三個(gè)器件代碼分別如下所示：f1：library ieee;use ieee.std_logic_1164.all;entity f1 is port( ua5,ua4,ua3,ua2,ua1,ua0: in std_logic; d:out std_logic_vector(5 downto 0);end f1;architecture a of f1 isbegin d(5)=ua5; d(4)=ua4; d(3)=ua3; d(2)=ua2; d(1)=ua1; d(0)=ua0;end a;f2：li

21、brary ieee;use ieee.std_logic_1164.all;entity f2 is port( d:in std_logic_vector(5 downto 0); ua5,ua4,ua3,ua2,ua1,ua0: out std_logic );end f2;architecture a of f2 isbegin ua5=d(5); ua4=d(4); ua3=d(3); ua2=d(2); ua1=d(1); ua0=d(0);end a;f3：library ieee;use ieee.std_logic_1164.all;entity f3 is port( d:

22、in std_logic_vector(7 downto 0);ua7,ua6,ua5,ua4,ua3,ua2,ua1,ua0: out std_logic );end f3;architecture a of f3 isbeginua7=d(7);ua6=d(6);ua5=d(5);ua4=d(4);ua3=d(3);ua2=d(2);ua1=d(1);ua0=d(0);end a;這些器件都生成玩后，可以進(jìn)行下一步設(shè)計(jì)，也就是設(shè)計(jì)頂級(jí)電路，頂層電路是這樣的：我們已經(jīng)生成了crom，我們還需要：算數(shù)邏輯單元alu；狀態(tài)條件寄存器ls74；暫存器ls273；通用寄存器ls273；1：2分配器f

23、en2；3選1數(shù)據(jù)選擇器mux3；5選1數(shù)據(jù)選擇器mux5；程序計(jì)數(shù)器pc；地址寄存器ls273；rom芯片rom16；指令寄存器ir；時(shí)序產(chǎn)生器counter。各個(gè)部件對(duì)應(yīng)的vhdl語言描述如下所示：alu:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity alu isport(a:in std_logic_vector(7 downto 0);b:in std_logic_vector(7 downto 0);s1,s0:i

24、n std_logic;bcdout:out std_logic_vector(7 downto 0);cy,zi:out std_logic);end alu;architecture a of alu issignal aa,bb,temp:std_logic_vector(8 downto 0);beginprocess(s1,s0)beginif(s1=0 and s0=0)then aa=0&a;bb=0&b;temp=aa+bb;bcdout=temp(7 downto 0);cy=temp(8);if(temp=100000000or temp=000000000)then zi

25、=1;elsezi=0;end if;elsif(s1=0 and s0=1)then bcdout=a-b; if(ab)then cy=1; zi=0;elsif(a=b)then cy=0; zi=1;else cy=0; zi=0;end if;elsif(s1=1 and s0=1)then aa=0&a;bb=0&b;temp=aa*bb;bcdout=temp(7 downto 0);cy=temp(8);if(temp=100000000or temp=000000000)then zi=1;elsezi=0;end if;elsif(s1=1 and s0=0)then aa

26、=0&a; temp=aa+1;bcdout=temp(7 downto 0);cy=temp(8);if(temp=100000000or temp=000000000)then zi=1;elsezi=0;end if;elsebcdout=00000000;cy=0;zi=0;end if;end process;end a;狀態(tài)條件寄存器ls74:library ieee;use ieee.std_logic_1164.all;entity ls74 isport(ldfr:in std_logic;cy,zi:in std_logic;fc,fz:out std_logic);end

27、 ls74;architecture a of ls74 isbeginprocess(ldfr)beginif(ldfrevent and ldfr=1)then fc=cy; fz=zi; end if;end process;end a;暫存器、通用寄存器、地址寄存器ls273:library ieee;use ieee.std_logic_1164.all;entity ls273 isport( d:in std_logic_vector(7 downto 0); clk:in std_logic; o:out std_logic_vector(7 downto 0) );end l

28、s273;architecture a of ls273 isbegin process(clk) begin if(clkevent and clk=1) then o=d; end if; end process;end a;1：2分配器fen2：library ieee;use ieee.std_logic_1164.all;entity fen2 isport( x:in std_logic_vector(7 downto 0); wr,led_b:in std_logic; w1,w2:out std_logic_vector(7 downto 0) );end fen2;archi

29、tecture a of fen2 isbegin process(led_b,wr) begin if(led_b=0 and wr=0) then w2=x; else w1=x; end if; end process;end a;3選1數(shù)據(jù)選擇器mux3：library ieee;use ieee.std_logic_1164.all;entity mux3 isport(id:in std_logic_vector(7 downto 0);sw_b,cs:in std_logic;n1,n2:in std_logic_vector(7 downto 0);ew:out std_log

30、ic_vector(7 downto 0);end mux3;architecture a of mux3 isbegin process(sw_b,cs) begin if(sw_b=0) then ew=id; elsif(cs=0)then ew=n2; elseew=n1;end if; end process;end a;5選1數(shù)據(jù)選擇器mux5：library ieee;use ieee.std_logic_1164.all;entity mux5 isport(c,d,e,f,g: in std_logic;x1,x2,x3,x4,x5: in std_logic_vector(

31、7 downto 0);w: out std_logic_vector(7 downto 0);end mux5;architecture a of mux5 issignal sel: std_logic_vector(4 downto 0);begin sel=g&f&e&d&c; process(sel) begin if(sel=11110) then -r0_out w=x1; elsif(sel=11101) then -r1_out w=x2; elsif(sel=11011) then -r2-out w=x3; elsif(sel=10111) then -r3_out w=

32、x4; elsif(sel=01111) then -alu_out w=x5; else null; end if; end process;end a;程序計(jì)數(shù)器pc：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity pc isport( load,ldpc,clr: in std_logic; d: in std_logic_vector(7 downto 0); o: out std_logic_vector(7 dow

33、nto 0) );end pc;architecture a of pc issignal qout: std_logic_vector(7 downto 0);begin process(ldpc,clr,load) begin if(clr=0) then qout=00000000; elsif(ldpcevent and ldpc=1) then if(load=0) then qoutpc else qout=qout+1; -pc+1 end if; end if; end process; o=qout;end a;rom芯片rom16：library ieee;use ieee

34、.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity rom16 is port(dout:out std_logic_vector(7 downto 0);addr:in std_logic_vector(7 downto 0);cs:in std_logic);end rom16;architecture a of rom16 isbegindout=10010010 when addr=00000000 and cs=0 else - 00000000 when ad

35、dr=00000001 and cs=0 else 10000000 when addr=00000010 and cs=0 else - 10010011 when addr=00000011 and cs=0 else - 00000000 when addr=00000100 and cs=0 else 10100011 when addr=00000101 and cs=0 else - 10110000 when addr=00000110 and cs=0 else 00001010 when addr=00000111 and cs=0 else - 00010000 when

36、addr=00001000 and cs=0 else - 11000001 when addr=00001001 and cs=0 else 11010010 when addr=00001010 and cs=0 else - 10010011 when addr=00001011 and cs=0 else 00000101 when addr=00001100 and cs=0 else - 10101011 when addr=00001101 and cs=0 else - 10110000 when addr=00001110 and cs=0 else 00000010 whe

37、n addr=00001111 and cs=0 else 11110100 when addr=00010000 and cs=0 else 00000000;end a;時(shí)序產(chǎn)生器counter：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity counter isport( q,clr: in std_logic; t1, t2,t3,t4: out std_logic );end counter;architecture

38、 a of counter issignal x: std_logic_vector(1 downto 0);begin process(q,clr) begin if(clr=0) then t1=0; t2=0; t3=0; t4=0; x=00; elsif(qevent and q=1) then x=x+1; t2=(not x(1) and x(0); t3=x(1) and (not x(0); t4=x(1) and x(0); end if; end process; end a;各個(gè)器件生成后，開始用自己設(shè)計(jì)的指令編寫匯編程序，程序如下所示： mov r1,0 ;寄存器r1

39、用來存放最后的結(jié)果 mov r2,0 ;寄存器r2放了一個(gè)立即數(shù)0，用來做是否負(fù)數(shù)判讀以及做輸入是 ;否達(dá)到5次的比較標(biāo)準(zhǔn) mov r3,5 ;記錄輸入次數(shù)，從5開始遞減input:in1 r0 ;寄存器r0用來存放輸入的數(shù)據(jù)dec r3 ;每輸入一次則r3遞減1，遞減到0說明剛好輸入5個(gè)數(shù)據(jù)cmp r0,r2 ;判斷輸入的數(shù)據(jù)是否是負(fù)數(shù)jb l1 ;如果是負(fù)數(shù)，則轉(zhuǎn)到標(biāo)號(hào)l1執(zhí)行cmp r2,r3 ;如果不是負(fù)數(shù)，則判斷輸入是否夠5次jb input ;若不夠5次則跳轉(zhuǎn)到inputjmp l2 ;若夠5次就跳轉(zhuǎn)到l2執(zhí)行l(wèi)1:mul r0,r0 ;負(fù)數(shù)球平方和add r0,r1 ;求得的平方放入r1中cmp r2,r3 ;比較是否夠5次輸入jb input ;若不夠則跳轉(zhuǎn)到inputl2:out1 r1 ;若輸入夠5次，則結(jié)束輸入，輸出最后結(jié)果end機(jī)器語言源程序根據(jù)設(shè)計(jì)的指令格式，將匯編語言源程序手工轉(zhuǎn)換成機(jī)器語言源程序，并將其設(shè)計(jì)到模型機(jī)中的rom中去:助記符 地址（十六進(jìn)制） 機(jī)器代碼 mov r1,0 0010010001 0100000000 mov r2,002100100100300000000 mov r3,504100100110500