第5章習(xí)題答案

1、習(xí)題5 1、中央處理器有哪些基本功能？由哪些基本部件組成？ 2、什么是指令周期、CPU周期和時(shí)鐘脈沖周期？三者有何關(guān)系？ 3、參見(jiàn)圖5.1所示的數(shù)據(jù)通路。畫(huà)出存數(shù)指令“STOI Rs，(Rd)”的指令周期流程圖，其含義是將源寄存器Rs的內(nèi)容傳送至(Rd)為地址的主存單元中。 4、參見(jiàn)圖5.13所示的數(shù)據(jù)通路。畫(huà)出取數(shù)指令“LDA (Rs)，Rd”的指令周期流程圖，其含義是將(Rs)為地址的主存單元的內(nèi)容傳送至目的寄存器Rd。標(biāo)出相應(yīng)的微操作控制信號(hào)序列。 5、參見(jiàn)圖5.15所示的數(shù)據(jù)通路。畫(huà)出加法指令“ADD Rd，(mem)”的指令周期流程圖，其含義是將Rd中的數(shù)據(jù)與以mem為地址的主存單元

2、的內(nèi)容相加，結(jié)果傳送至目的寄存器Rd。 6、假設(shè)CPU結(jié)構(gòu)如圖5.56所示，其中有一個(gè)累加寄存器AC、一個(gè)狀態(tài)條件寄存器和其它4個(gè)寄存器，各部分之間的連線表示數(shù)據(jù)通路，箭頭表示信息傳送方向。要求： (1)標(biāo)明圖中a、b、c、d這4個(gè)寄存器的名稱； (2)簡(jiǎn)述指令從主存取出到產(chǎn)生控制信號(hào)的數(shù)據(jù)通路； (3)簡(jiǎn)述數(shù)據(jù)在運(yùn)算器和主存之間進(jìn)行存/取訪問(wèn)的數(shù)據(jù)通路。圖5.56 CPU結(jié)構(gòu)圖 7、簡(jiǎn)述程序與微程序、指令與微指令的區(qū)別。 8、微命令有哪幾種編碼方法，它們是如何實(shí)現(xiàn)的？ 9、簡(jiǎn)述機(jī)器指令與微指令的關(guān)系。 10、某機(jī)的微指令格式中有10個(gè)獨(dú)立的控制字段C0C9，每個(gè)控制字段有Ni個(gè)互斥控制信號(hào)，

3、Ni的值如下： 請(qǐng)回答： (1)如果這10個(gè)控制字段，采用編碼表示法，需要多少控制位？ (2)如果采用完全水平型編碼方式，需要多少控制位？ 11、假設(shè)微地址轉(zhuǎn)移邏輯表達(dá)式如下： A4=P2ZFT4 A3=P1IR15T4 A2=P1IR14T4 A1=P1IR13T4 A0=P1IR12T4 其中A4A0為微地址寄存器的相應(yīng)位，P1和P2為判別標(biāo)志，ZF為零標(biāo)志，IR15IR12為指令寄存器IR的相應(yīng)位，T4為時(shí)鐘脈沖信號(hào)。試說(shuō)明上述邏輯表達(dá)式的含義，畫(huà)出微地址轉(zhuǎn)移邏輯圖。 12、已知某機(jī)采用微程序控制方式，其控制存儲(chǔ)器容量為51248位。微指令字長(zhǎng)為48位，微程序可在整個(gè)控制存儲(chǔ)器中實(shí)現(xiàn)轉(zhuǎn)移

4、，可控制微程序轉(zhuǎn)移的條件共4個(gè)（直接控制），微指令采用水平型格式，如圖5.57所示。 圖5.57 微指令格式 (1)微指令格式中的三個(gè)字段分別應(yīng)為多少位？ (2)畫(huà)出圍繞這種微指令格式的微程序控制器邏輯框圖。 13、從供選擇的答案中，選出正確答案填入題中的橫線上。 微指令分成水平型微指令和 A 兩類(lèi)。 B 可同時(shí)執(zhí)行若干個(gè)微操作，所以執(zhí)行指令的速度比 C 快。 在串行方式的微程序控制器中，取下一條微指令和執(zhí)行本條微指令在時(shí)間上是 D 進(jìn)行的，而微指令之間是 E 執(zhí)行的。 實(shí)現(xiàn)機(jī)器指令功能的微程序一般是存放在 F 中的，而用戶可寫(xiě)的存儲(chǔ)器則由 G 組成。 供選擇的答案如下： AC：微指令；微操作

5、；水平型微指令；垂直型微指令。 D，E：順序；重疊。 F，G：隨機(jī)存取存儲(chǔ)器（RAM）；只讀存儲(chǔ)器（ROM）。 14、水平型微指令和垂直型微指令的含義是什么？它們各有什么特點(diǎn)？ 15、簡(jiǎn)述微程序控制器與硬連線控制器的相同點(diǎn)與差別，并分別說(shuō)明兩種操作控制器的一般組成。 16、什么叫并行性？粗粒度并行與細(xì)粒度并行有何區(qū)別？ 17、并行性有哪兩重含義？實(shí)現(xiàn)并行處理技術(shù)主要有哪幾種形式？ 18、造成流水線斷流的因素主要有哪些？分別給出它們的解決方法。 19、從供選擇的答案中，選出正確答案填入題中的橫線上。 某機(jī)采用兩級(jí)流水線組織，第一級(jí)為取指和譯碼，需要200ns完成操作；第二級(jí)為執(zhí)行和寫(xiě)回，大部分指

6、令能在180ns內(nèi)完成，但有兩條指令需要360ns才能完成，在程序運(yùn)行時(shí)，這類(lèi)指令所占比例為5%10%。 根據(jù)上述情況，機(jī)器周期（即一級(jí)流水線時(shí)間）應(yīng)選為 A 。兩條執(zhí)行周期長(zhǎng)的指令采用 B 的方法解決。 供選擇的答案如下： A：180ns；190ns；200ns；360ns。 B：機(jī)器周期選為360ns；用兩個(gè)機(jī)器周期完成。 20、今有4級(jí)流水線，分別完成取指、指令譯碼并取數(shù)、運(yùn)算、送結(jié)果四步操作，今假設(shè)完成各步操作的時(shí)間依次為100ns，100ns，80ns，50ns。請(qǐng)問(wèn)： (1)流水線的操作周期應(yīng)設(shè)計(jì)為多少？ (2)若相鄰兩條指令發(fā)生數(shù)據(jù)相關(guān)，而且在硬件上不采取措施，那么第2條指令要推

7、遲多少時(shí)間進(jìn)行？ (3)如果在硬件設(shè)計(jì)上加以改進(jìn)，至少需推遲多少時(shí)間？ 21、判斷以下三組指令中各存在哪種類(lèi)型的數(shù)據(jù)相關(guān)。 (1) I1 LDA R1，A ；M(A)R1，M(A)是存儲(chǔ)單元 I2 ADD R2，R1 ；(R2)+(R1)R2 (2) I3 STA R3，B ；R3M(B)，M(B)是存儲(chǔ)單元 I4 SUB R3，R4 ；(R3)-(R4)R3 (3) I5 MUL R5，R6 ；(R5)(R6)R5 I6 ADD R5，R7 ；(R5)+(R7)R5 22、指令流水線有取指（IF）、譯碼（ID）、執(zhí)行（EX）、訪存（MEM）、寫(xiě)回寄存器（WB）五個(gè)過(guò)程段，共有12條指令連續(xù)輸

8、入此流水線。 (1)畫(huà)出流水處理的時(shí)空?qǐng)D，假設(shè)時(shí)鐘周期為100ns； (2)求流水線的實(shí)際吞吐率（單位時(shí)間里執(zhí)行完畢的指令數(shù)）； (3)求流水線的加速比； (4)求流水線的效率。 23、設(shè)有主頻為16MHz的微處理器，平均每條指令的執(zhí)行時(shí)間為2個(gè)機(jī)器周期，每個(gè)機(jī)器周期由2個(gè)時(shí)鐘脈沖周期組成。問(wèn)： (1)存儲(chǔ)器為“0”等待，求出機(jī)器速度； (2)假如每?jī)蓚€(gè)機(jī)器周期中有一個(gè)是訪存周期，需插入一個(gè)機(jī)器周期的等待時(shí)間，求機(jī)器速度。 （“0等待”表示存儲(chǔ)器可在一個(gè)機(jī)器周期完成讀/寫(xiě)操作，因此不需要插入等待時(shí)間） 24、從供選擇的答案中，選出正確答案填入題中的橫線上。 微機(jī)A和B是采用不同主頻的CPU芯片

9、，片內(nèi)邏輯電路完全相同。若A機(jī)的CPU主頻為8MHz，B機(jī)為12MHz。則A機(jī)的CPU主振周期為 A s。如A機(jī)的平均指令執(zhí)行速度為0.4MIPS，那么A機(jī)的平均指令周期為 B s，B機(jī)的平均指令執(zhí)行速度為 C MIPS。 供選擇的答案如下： AC：0.125；0.25；0.5；0.6；1.25；1.6；2.5。 25、(1)設(shè)某機(jī)主頻為8MHz，每個(gè)機(jī)器周期平均含2個(gè)時(shí)鐘周期，執(zhí)行每條指令平均花2.5個(gè)機(jī)器周期，試問(wèn)該機(jī)的平均指令執(zhí)行速度為多少M(fèi)IPS？ (2)若機(jī)器主頻不變，但每個(gè)機(jī)器周期平均含4個(gè)時(shí)鐘周期，執(zhí)行每條指令平均花5個(gè)機(jī)器周期，則該機(jī)的平均指令執(zhí)行速度又是多少M(fèi)IPS？由此可得

10、出什么結(jié)論？ 26、提高單機(jī)系統(tǒng)指令級(jí)并行性的措施主要有哪些？參考答案習(xí)題5 1. 略 2. 略 3. STOI指令的指令周期流程圖如附圖5.1所示。附圖5.1 STOI指令的指令周期流程圖 4. LDA指令的指令周期流程圖如附圖5.2所示。附圖5.2 LDA指令的指令周期流程圖 5. ADD指令的指令周期流程圖如附圖5.3所示。附圖5.3 ADD指令的指令周期流程圖 6. (1)a：數(shù)據(jù)緩沖寄存器DR； b：指令寄存器IR； c：主存地址寄存器AR； d：程序計(jì)數(shù)器PC。 (2)MIR操作控制器。 (3)讀主存儲(chǔ)器：通過(guò)AR先置操作數(shù)地址，MDRALUAC； 寫(xiě)主存儲(chǔ)器：通過(guò)AR先置操作數(shù)地

11、址，ACDRM。 7. 略 8. 略 9. 略 10. (1)如果這10個(gè)控制字段，采用編碼表示法，需要31位控制位； (2)如果采用完全水平型編碼方式，需要69位控制位。 11. 邏輯表達(dá)式的含義為：（1）在進(jìn)行P1測(cè)試時(shí)，根據(jù)指令寄存器IR中的IR15IR12修改A3A0，進(jìn)行16路分支；（2）在進(jìn)行P2測(cè)試時(shí)，根據(jù)零標(biāo)志ZF修改A4，進(jìn)行2路分支：（3）所有的表達(dá)式均分別和T4相與，表示在T4內(nèi)形成后繼微指令的微地址。 微地址轉(zhuǎn)移邏輯圖如附圖5.4所示，圖中S4S0分別對(duì)應(yīng)微地址寄存器A4A0的異步置“1”端，低電平有效。附圖5.4 微地址轉(zhuǎn)移邏輯圖 12. (1)判別測(cè)試字段占4位，直

12、接微地址字段占9位，操作控制字段占35位。 (2)微程序控制器邏輯框圖如附圖5.5所示。附圖5.5 微程序控制器邏輯框圖 13. A：； B：； C：； D：； E：； F：； G：。 14. 略 15. 略 16. 略 17. 略 18. 略 19. A：； B：。 20. (1)流水線的操作周期應(yīng)設(shè)計(jì)為100ns； (2)若相鄰兩條指令發(fā)生數(shù)據(jù)相關(guān)，而且在硬件上不采取措施，那么第2條指令要推遲130ns進(jìn)行，如附圖5.6所示。附圖5.6 兩條指令流水解釋的時(shí)空?qǐng)D (3)如果在硬件設(shè)計(jì)上加以改進(jìn)，如采用相關(guān)專用通路（結(jié)果一旦生成即可使用），則勿需推遲第2條指令的讀操作。 21. 在第(1)組指令中，存在RAW相關(guān)；第(2)組指令中，存在WAR相關(guān)；第(3)組指令中，存在RAW相關(guān)、WAR相關(guān)和WAW相關(guān)。 22. (1)畫(huà)出流水線時(shí)空?qǐng)D如附圖5.7所示。附圖5.7 指令流水處理的時(shí)空?qǐng)D (2)流水線的實(shí)際吞吐率為： TP=12/(1610010-9106)=7.5MIPS (3)流水線的加速比為： Sp=125100/(16100)=3.75 (4)流水線的效率為： =125100/(516100)=75% 23. (1)=4MIPS (2) 2.67MIPS 24. A：；