第13章觸發(fā)器及時序邏輯電路習題

第13章 觸發(fā)器和時序邏輯電路 第十三章 觸發(fā)器和時序邏輯電路13.1重點內(nèi)容提要時序邏輯電路由組合邏輯電路和具有記憶作用的觸發(fā)器構成。時序邏輯電路的特點是：其輸出不僅僅取決于電路的當前輸入，而且還與電路的原來狀態(tài)有關。1 雙穩(wěn)態(tài)觸發(fā)器雙穩(wěn)態(tài)觸發(fā)器的特點：1）.有兩個互補的輸出端 Q 和。 2）有兩個穩(wěn)定狀態(tài)?！?”狀態(tài)和“0” 狀態(tài)。通常將 Q = 1和 = 0 稱為“1”狀態(tài)，而把Q = 0和 = 1稱為“0” 狀態(tài)。3）當輸入信號不發(fā)生變化時，觸發(fā)器狀態(tài)穩(wěn)定不變。4）在一定輸入信號作用下，觸發(fā)器可以從一個穩(wěn)定狀態(tài)轉移到另一個穩(wěn)定狀態(tài)。按其邏輯功能，觸發(fā)器可分為：RS觸發(fā)器，JK觸發(fā)器、D觸發(fā)器、T觸發(fā)器和T觸發(fā)器。各時鐘控制觸發(fā)器的邏輯符號和邏輯功能見表13.1.1：表13.1.1鐘控制觸發(fā)器的邏輯符號和邏輯功名稱邏輯符號次態(tài)方程RS觸發(fā)器0（約束方程）JK觸發(fā)器D觸發(fā)器T觸發(fā)器T 觸發(fā)器把一種已有的觸發(fā)器通過加入轉換邏輯電路，可以轉換成為另一種功能的觸發(fā)器。2同步時序邏輯電路的分析同步時序邏輯電路的分析步驟如下：1由給定的邏輯電路圖寫出下列各邏輯方程式： （1）各觸發(fā)器的特性方程。 （2）各觸發(fā)器的驅動方程。 （3）時序電路的輸出方程。2將驅動方程代入相應觸發(fā)器的特性方程，求得電路的狀態(tài)方程（或次態(tài)方程）。3根據(jù)狀態(tài)方程和輸出方程，列出該時序電路的狀態(tài)表，畫出狀態(tài)轉換圖或時序圖。4根據(jù)電路的狀態(tài)轉換圖說明該時序邏輯電路的邏輯功能。3典型的時序邏輯電路在數(shù)字系統(tǒng)中，最典型的時序邏輯電路是寄存器和計數(shù)器。1）寄存器寄存器是用來存儲數(shù)據(jù)或運算結果的一種常用邏輯部件。寄存器的主要組成部分是在雙穩(wěn)態(tài)觸發(fā)器基礎上加上一些邏輯門構成。按功能分，寄存器分為數(shù)碼寄存器和移位寄存器。移位寄存器是既能寄存數(shù)碼，又能在時鐘脈沖的作用下使數(shù)碼向高位或向低位移動的邏輯功能部件。通常有左移寄存器、右移寄存器、雙向移位寄存器和循環(huán)移位寄存器。移位寄存器可實現(xiàn)數(shù)據(jù)的串行、并行轉換，數(shù)據(jù)的運算和數(shù)據(jù)的處理等。2）計數(shù)器計數(shù)器是一種對輸入脈沖數(shù)目進行計數(shù)的時序邏輯電路，被計數(shù)的脈沖信號稱為計數(shù)脈沖。計數(shù)器除計數(shù)外，還可以實現(xiàn)定時、分頻等，在計算機及數(shù)字系統(tǒng)中應用極廣。計數(shù)器種類很多，通常有如下不同的分類方法。（1）按邏輯功能可分為加法計數(shù)器、減法計數(shù)器和可逆計數(shù)器。（2）按計數(shù)進制可分為二進制計數(shù)器、十進制計數(shù)器和任意進制計數(shù)器等。（3）按工作方式可分為同步計數(shù)器和異步計數(shù)器。集成電路74161型四位同步二進制計數(shù)器圖13.1.1為74161型四位同步二進制可預置計數(shù)器的外引線排列圖及其邏輯符號，其中是異步(a) 外引線排列圖 (b) 邏輯符號圖13.1.1 74161型四位同步二進制計數(shù)器清零端，是預置數(shù)控制端，是預置數(shù)據(jù)輸入端，EP和ET是計數(shù)控制端，Q3Q2Q1Q0是計數(shù)輸出端，RCO是進位輸出端。74161型四位同步二進制計數(shù)器具有以下功能： 異步清零。0時，計數(shù)器輸出被直接清零，與其他輸入端的狀態(tài)無關。 同步并行預置數(shù)。在1條件下，當0且有時鐘脈沖CP的上升沿作用時，、輸入端的數(shù)據(jù)、將分別被、所接收。 保持。在1條件下，當0，不管有無CP脈沖作用，計數(shù)器都將保持原有狀態(tài)不變。需要說明的是，當0，1時，進位輸出RCO也保持不變；而當0時，不管EP狀態(tài)如何，進位輸出RCO=0。 計數(shù)。當1，且有時鐘脈沖CP的上升沿作用時，74161處于計數(shù)狀態(tài)。集成電路74LS290異步十進制計數(shù)器。其外引線排列圖如圖13.1.2所示。它由一個一位二進制計數(shù)器和一個異步五進制計數(shù)器組成。如果計數(shù)脈沖由端輸入，輸出由端引出，即得二進制計數(shù)器；如果計數(shù)脈沖由端輸入，輸出由引出，即是五進制計數(shù)器；如果將與相連，計數(shù)脈沖由輸入，輸出由引出，即得8421碼十進制計數(shù)器。因此，又稱此電路為二-五-十進制計數(shù)器。當復位輸入1，且置位輸入0時，74LS290的輸出被直接清零；只要置位輸入1，則74LS290的輸出將被直接置9，即1001；只有同時滿足0和0時，才能在計數(shù)脈沖(下降沿)作用下實現(xiàn)二-五-十進制加法計數(shù)。圖13.1.2 74LS290異步十進制計數(shù)器4通用集成定時器555通用集成定時器555是一種將模擬電路和數(shù)字邏輯電路巧妙地組合在一起的中規(guī)模集成電路。通用集成定時器的內(nèi)部邏輯電路圖如圖13.3.3所示，它由三個電阻值為5 k的電阻組成的分壓器、兩個比較器和 、基本RS觸發(fā)器、輸出級和放電管等五部分組成。圖13.3.3 555集成定時器的內(nèi)部邏輯電路圖555定時器功能如表13.1.2所示。表13.1.2 555定時器功能表輸 入輸 出復位輸出晶體管T00導通10導通11截止1保持保持555定時器外加少量的阻容元件就可以組成性能穩(wěn)定而精確的多諧振蕩器、單穩(wěn)電路、施密特觸發(fā)器等，應用十分廣泛。132典型題解例1：畫出與非門構成的基本 RS 觸發(fā)器的波形，的波形如圖13.2.1所示。圖13.2.1基本 RS 觸發(fā)器波形，的波形解: 畫出與非門構成的基本 RS 觸發(fā)器的波形，如圖13.2.2所示。圖13.2.2 例1的波形圖例2 如圖13.2.3所示，運用基本SR鎖存器消除機械開關觸點抖動引起的脈沖輸出。 圖13.2.3例2的圖解: 運用基本SR鎖存器消除機械開關觸點抖動引起的脈沖輸出的電路如圖13.2.4所示。圖13.2.4 例2的電路圖和波形圖例3：畫出如圖13.2.5所示的輸入信號下，鐘控 RS 觸發(fā)器的輸出波形（設Q的初始態(tài)為“0”態(tài)）13.2.5 例3的輸入波形圖解: CP高電平時觸發(fā)器狀態(tài)由R、S確定。鐘控 RS 觸發(fā)器的輸出波形如圖13.2.6所示。13.2.6 例3的鐘控 RS 觸發(fā)器的輸出波形圖例4設下降沿觸發(fā)的JK觸發(fā)器時鐘脈沖和J、K信號的波形,如圖13.2.7所示試畫出輸出端Q的波形。設觸發(fā)器的初始狀態(tài)為0。13.2.7 例4的輸入波形圖解: 輸出端Q的波形如圖13.2.8所示。13.2.8 例4的觸發(fā)器的輸出波形圖例5分析圖13.2.9所示的同步時序邏輯電路的功能。圖13.2.9例5的邏輯電路圖解：該電路的存儲電路由J-K觸發(fā)器構成，組合電路由門電路構成，屬于Mealy型時序邏輯電路。分析過程如下：1寫出時序電路的各邏輯方程式（1）這是一個同步時序電路，故時鐘方程可以不寫（2）時序電路的驅動方程 （3）時序電路的輸出方程。2將驅動方程代入J-K觸發(fā)器特性方程，得到狀態(tài)方程 3列出該時序電路的狀態(tài)表，畫出狀態(tài)轉換圖和時序圖狀態(tài)表的列法是：先填入現(xiàn)態(tài)Q2n Q1n以及輸入X的的所有取值組合，然后將每一種取值組合值分別代入輸出方程及狀態(tài)方程，求出相應的輸出值Z和次態(tài)值Q2n+1、Q1n+1。由此可得到狀態(tài)表如表13.2.1所示。根據(jù)狀態(tài)表可以畫出狀態(tài)圖如圖13.2.10所示，電路的工作波形如圖13.2.11示。 表13.2.1 例5的狀態(tài)表現(xiàn)態(tài)Q2n Q1n次態(tài)Q2n+1Q1n+1/輸出Z X=0X=10001/011/10110/000/01011/001/0X/Z1/00/00/00/01/01/00/11/11100/110/0 00 01 11 10 圖13.2.10 例5的狀態(tài)圖CPXQ2Q1Z 圖13.2.11 例5電路的工作波形4電路的邏輯功能分析由狀態(tài)圖可知，例5中的邏輯電路是一個二進制可逆計數(shù)器。輸入X為低電平（X=0）時，計數(shù)器將由初態(tài)00開始加計數(shù)。每來一個計數(shù)脈沖，計數(shù)器加1，依次為00011011。當計數(shù)器累加4個脈沖后，其狀態(tài)由11變?yōu)?0，并產(chǎn)生一個進位脈沖（Z=1）。當輸入為高電平（X=1）時，計數(shù)器將由初態(tài)11開始減計數(shù)。每來一個脈沖，計數(shù)器減1，依次為11100100。當計數(shù)器累減4個脈沖后，其狀態(tài)由00變?yōu)?1，產(chǎn)生一個借位脈沖（Z=1）。這樣，我們把輸入X稱為加減控制信號，CP稱為計數(shù)脈沖，于是Z就是進位（X=0時）或者借位（X=1）信號。因此，圖13.2.9是一個在X控制下的對CP脈沖既能加計數(shù)又能減計數(shù)的模4可逆計數(shù)器。圖13.2.11中，畫出了減計數(shù)情況下電路的工作波形。例6 用74LVC161構成九進制加計數(shù)器。 解：九進制計數(shù)器應有9個狀態(tài)，而74 LVC 161在計數(shù)過程中有16個狀態(tài)。如果設法跳過多余的7個狀態(tài)，則可實現(xiàn)模9計數(shù)器。(1) 反饋清零法用74LVC161構成九進制加計數(shù)器如圖13.2.12所示。圖13.2.12 例6電路圖各狀態(tài)圖 (2) 反饋置數(shù)法一用74LVC161構成九進制加計數(shù)器如圖13.2.13所示。圖13.2.13 例6電路圖反饋置數(shù)法二用74LVC161構成九進制加計數(shù)器如圖13.2.14所示。圖13.2.14 例6電路圖例7 圖13.2.15所示為用555定時器組成的液位監(jiān)控電路，當液面低于正常值時，監(jiān)控器發(fā)聲報警。圖13.2.15 液位監(jiān)控電路 說明監(jiān)控報警的原理。 計算揚聲器發(fā)聲的頻率。解： 圖13.2.15所示電路是由555定時器組成的多諧振蕩器，其振蕩頻率由R1、R2和C的值決定。電容兩端引出兩個探測電極插入液體內(nèi)。液位正常時，探測電極被液體短路，振蕩器不振蕩，揚聲器不發(fā)聲。當液面下降到探測電極以下時，探測電極開路，電源通過R1、R2給C充電，當升至時，振蕩器開始振蕩，振蕩器發(fā)聲報警。 揚聲器的發(fā)聲頻率，即為多諧振蕩器的頻率。HZ13.4 習 題 1313.4.1填空題1JK觸發(fā)器和D觸發(fā)器的特性方程分別為， 。2時序邏輯電路按其狀態(tài)改變是否受同一定時信號控制，可將其分為_同步時序邏輯電路_和_異步時序邏輯電路_兩種類型。3觸發(fā)器的特性方程是； 觸發(fā)器的特性方程是。4時序邏輯電路是由_組合邏輯電路_和具有記憶作用的_觸發(fā)器 構成。5全面描述一個時序電路的功能，必須使用3個方程式，它們是 觸發(fā)器的驅動方程 、觸發(fā)器的特性方程 和 時序電路的輸出方程 。6某時序電路如圖13.4.1所示，若在輸出端得到100KHZ的矩形波，則該電路時鐘脈沖CP的頻率是 25KHZ 。圖13.4.17某時序電路設計過程中的最簡狀態(tài)圖中的狀態(tài)數(shù)為10個，設計該電路至少需要用 4 個觸發(fā)器。8若一單穩(wěn)態(tài)觸發(fā)器電路的輸出脈寬，恢復時間，則輸出信號的最高頻率為 200KHZ 。9同步時序邏輯電路和時鐘脈沖CP的波形分別如圖13.4.2所示。 說明是 4 進制計數(shù)器。 圖13.4.2 圖13.4.310電路如圖13.4.3所示， 。11. 按邏輯功能不同，觸發(fā)器分為RS觸發(fā)器、 JK觸發(fā)器 、 D觸發(fā)器 、 T觸發(fā)器 、 T觸發(fā)器 五種類型。12. 電路如圖13.4.4所示，圖13.4.4（a）是 7 進制計數(shù)器；圖13.4.4（b）是 13 進制計數(shù)器。圖13.4.413.三個觸發(fā)器組成的最大進制計數(shù)器為 8 進制。14. 加法器是組合邏輯電路；計數(shù)器是 時序邏輯電路 。15. 主從JK觸發(fā)器和維持阻塞JK觸發(fā)器比較，維持阻塞JK觸發(fā)器 抗干擾能力和可靠性更好。16. 圖13.4.5所示的電路是 5 進制計數(shù)器。圖13.4.513.4.2 選擇題1下列通用集成電路中，（ B ）屬于時序邏輯電路。 A譯碼器 B計數(shù)器 C編碼器 D加法器2下列觸發(fā)器中，抗干擾能力和可靠性最高的是（ D ）。A主從RS觸發(fā)器 B主從JK觸發(fā)器C基本RS觸發(fā)器。 D維持阻塞型D觸發(fā)器。3下列觸發(fā)器中，有約束條件的是（ A ）。A主從RS觸發(fā)器 B主從JK觸發(fā)器C維持阻塞型JK觸發(fā)器。 D維持阻塞型D觸發(fā)器。4構成一個十進制計數(shù)器，需要觸發(fā)器的個數(shù)至少為（4）。A3個 B4個 C5個 D6個5若一單穩(wěn)態(tài)觸發(fā)器電路的輸出脈寬，恢復時間，則輸出信號的最高頻率為（ A ）A.f=250KHZ B. f1MHZ C. f200KHZD.f=200KHZ 6若如圖13.4.6所示單穩(wěn)態(tài)觸發(fā)器電路輸出波形的脈沖寬度，恢復時間，則輸出信號的最高頻率為 A 。圖13.4.6A、 ； B、 ； C、 ； D、 7某時序電路的狀態(tài)圖如圖13.4.7所示，該電路為 5進制計數(shù)器 。圖13.4.7 A、 四進制加計數(shù)器； B、 四進制計數(shù)器； C、 五進制加計數(shù)器； D、 五進制計數(shù)器。8設計一個99進制計數(shù)器的電路至少需要用 C 個觸發(fā)器。 A、 1 ； B、 4； C、 7 D、 10 。9某時序電路如圖13.4.8所示，若在輸入端CP加入10的脈沖波形，則該電路輸出端的頻率為 A 。 圖13.4.8A、； B、； C、 D、 10. 下列觸發(fā)器中，有約束條件的是（ A ） 。A、 RS觸發(fā)器 ； B、 JK觸發(fā)器； C、D觸發(fā)器D、T觸發(fā)器11. 下列中規(guī)模通用集成電路中，（ B ）屬于組合邏輯電路。A、 4位計數(shù)器74161； B、 4位加法器74283； C、 4位寄存器74194D、4位計數(shù)器7429012. 某時序電路設計過程中的最簡狀態(tài)圖中的狀態(tài)數(shù)為8個，設計該電路至少需要用（ B ）個觸發(fā)器。 A、 4 ； B、 3； C、 2；D、6。 13.4.3 計算題1邏輯電路如圖13.4.9（a）所示，輸入A、B、K和時鐘脈沖CP的波形如習題圖13.4.6（b），試畫出J和Q的波形（設Q的初始狀態(tài)為0）。（a） （b）圖13.4.9解：J和Q的波形如圖13.4.9(C) 所示。2同步時序邏輯電路和時鐘脈沖CP的波形分別如圖13.4.10所示。（1）畫出在CP脈沖作用下的波形，設觸發(fā)器初態(tài)均為“0”；（2）說明是幾進制計數(shù)器。 圖13.4.10解：(1)Q0和Q1的波形如圖13.4.10(a) 所示。13.4.10(a) Q0和Q1的波形 (2) 是4進制計數(shù)器。3用二-五-十進制計數(shù)器74LS290構成如圖13.4.11所示計數(shù)電路，試分析它們各為幾進制計數(shù)器？圖13.4.11解：圖13.4.11(a)所示計數(shù)電路，為6進制計數(shù)器。圖13.4.11(b)所示計數(shù)電路，為8進制計數(shù)器。4 已知由與非門組成的基本RS觸發(fā)器和輸入端、的波形如圖13.4.12所示，試對應地畫出Q和的波形，并說明狀態(tài)“不定”的含義。圖13.4.12解：Q和的波形如圖13.4.12(a)所示, 狀態(tài)“不定”的含義是: 、=0、0，Q 、=1、1，當、=1、1，Q的狀態(tài)不確定。圖13.4.12(a) Q和的波形5已知鐘控RS觸發(fā)器CP、R和S的波形如圖13.4.13所示，試畫出輸出Q的波形。設初始狀態(tài)為0。 圖13.4.13 圖13.4.14解：鐘控RS觸發(fā)器輸出Q的波形如圖13.4.13（a）所示，13.4.13（a）Q的波形6 在主從結構的JK觸發(fā)器中，已知CP、J、K的波形如圖13.4.14所示，試畫出Q端的波形。設初始狀態(tài)Q=0。解：主從結構的JK觸發(fā)器輸出Q的波形如圖13.4.14（a）所示，圖13.4.14（a）Q的波形7 維持阻塞型D觸發(fā)器的輸入D和時鐘脈沖CP的波形如圖13.4.15所示，試畫出Q端的波形。設初始狀態(tài)Q = 0。 圖13.4.15解：維持阻塞型D觸發(fā)器輸出Q的波形如圖13.4.15（a）所示，圖13.4.15（a）Q的波形8 在T觸發(fā)器中，已知T和CP的波形如圖13.4.16所示，試畫出Q端的波形。設初始狀態(tài)Q= 0。 圖13.4.16解：T觸發(fā)器輸出Q的波形如圖13.4.16（a）所示，圖13.4.16（a）Q的波形9 寫出圖13.4.17所示電路的邏輯關系式，說明其邏輯功能。圖13.4.17解：根據(jù)D觸發(fā)器的特性方程，得令A=J，K=B，電路的功能與JK觸發(fā)器的功能相同，即該電路的功能就是將D觸發(fā)器轉換成了JK觸發(fā)器。10 如圖13.4.18所示的電路和波形，試畫出D端和Q端的波形。設初始狀態(tài)Q= 0。 圖13.4.18解：，D和Q的波形如圖13.4.18（a）所示。圖13.4.18（a）D和Q的波形11 電路如圖13.4.19所示。畫出Q0端和Q1端在六個時鐘脈沖CP作用下的波形。設初態(tài)Q1=Q0= 0。 (a) (b)圖13。19第11題圖 圖13-20第12題圖解： CP、Q0、Q1的波形如圖13.4.19（a）所示。圖13.4.19（a）CP、Q0和Q1的波形12. 用圖13.4.20(a)所給器件構成電路，并在示波器上觀察到如圖13.4.20（b）所示波形。試問電路是如何連接的？請畫出邏輯電路圖。解： Q為CP的二分頻，故邏輯電路圖如圖13.4.20（c）所示。圖13-20（c）13 已知如圖13.4.21(a)所示電路的各輸入端信號如圖13.4.21(b)所示。試畫出觸發(fā)器輸出端Q0和Q1的波形。設觸發(fā)器的初態(tài)均為0。 (a) (b)圖13.4.21解：電路為異步時序電路，觸發(fā)器輸出端Q0和Q1的波形如圖13.4.21(c)所示。圖13.4.21（c）14 已知電路和時鐘脈沖CP及輸入端A的波形如圖13.4.22所示，試畫出輸出端、的波形。假定各觸發(fā)器初態(tài)為1。 (a) (b)圖13.4.22解：電路為異步時序電路，觸發(fā)器輸出端Q0和Q1的波形如圖13.4.22(c)所示。圖13.4.22（c）15 已知圖13.4.23(a)所示電路中輸入A及CP的波形如圖13.4.23(b)所示。試畫出輸出端、的波形，設觸發(fā)器初態(tài)均為0。 (a) (b)圖13.4.23解：電路為同步時序電路，三個D觸發(fā)器初態(tài)均為0，上升沿觸發(fā)，輸出波形如圖13.4.23(c)所示。從輸出波形圖中可看出，該電路的功能為移位寄存器。圖13.4.23（c）16 電路如圖13.4.24所示，已知時鐘脈沖CP的頻率為2 kHz，試求Q0、Q1的波形和頻率。設觸發(fā)器的初始狀態(tài)為0。 圖13。4。24第16題圖 圖13。4。25第17題圖解：電路為異步時序電路，兩個D觸發(fā)器初態(tài)均為0，上升沿觸發(fā)，輸出波形如圖13.4.24(a)所示。圖13。4。24（a）第16題圖 從輸出波形圖中可看出，時鐘脈沖CP的頻率為2 kHz，Q0的頻率為1kHz，Q1的頻率為500 kHz。17 分析如圖13.4.25所示電路的邏輯功能。解：電路為同步時序電路，設兩個JK觸發(fā)器初態(tài)均為0，下降沿觸發(fā)，輸出波形如圖13.4.25(a)所示。圖13。4。25（a）第17題圖從輸出波形圖中可看出，電路的邏輯功能為為兩位同步二進制減法計數(shù)器。18 某計數(shù)器波形如圖13.4.26所示，試確定該計數(shù)器有幾個獨立狀態(tài)，并畫出狀態(tài)循環(huán)圖。 圖13.4.26解：該計數(shù)器有6個獨立狀態(tài)，狀態(tài)循環(huán)圖如圖13.4.26（a）所示。圖13.4.26（a）19 電路如圖13.4.27所示。假設初始狀態(tài)= 000。試分析FF2、FF1構成幾進制計數(shù)器？整個電路為幾進制計數(shù)器？畫出CP作用下的輸出波形。1K 圖13.4.27解：電路為異步時序電路，有三個JK觸發(fā)器，下降沿觸發(fā)，各JK觸發(fā)器驅動方程為：各JK觸發(fā)器的狀態(tài)方程為：CP作用下的輸出波形如圖13.4.27（a）所示。圖13.4.27（a）從輸出波形圖中可看出，觸發(fā)器FF2，F(xiàn)F1構成同步三進制加法計數(shù)器；整個電路為六進制加法計數(shù)器。20 分析圖13.4.28計數(shù)器的邏輯功能，確定該計數(shù)器是幾進制的？圖13.4.28解：電路為同步時序電路，有三個JK觸發(fā)器，下降沿觸發(fā)，各JK觸發(fā)器驅動方程為：各JK觸發(fā)器的狀態(tài)方程為：根據(jù)JK觸發(fā)器的狀態(tài)方程，可列出電路的狀態(tài)轉換圖，如圖13.4.28（a）所示。圖13.4.28（a）從電路的狀態(tài)轉換圖可看出，該電路為五進制加法計數(shù)器。21 同步時序邏輯電路如圖13.4.29所示，觸發(fā)器為維持阻塞型D觸發(fā)器。