數(shù)字電路與邏輯設(shè)計實(shí)驗(yàn)報告.docVIP

HUNAN UNIVERSITY數(shù)字電路與邏輯設(shè)計實(shí)驗(yàn)報告學(xué)生姓名董雪婧學(xué)生學(xué)號201526010301專業(yè)班級 軟件工程1503指導(dǎo)老師何海珍2016 年12 月 27 日實(shí)驗(yàn)一：素數(shù)檢測器的設(shè)計與仿真一、實(shí)驗(yàn)?zāi)康?1實(shí)驗(yàn)前，進(jìn)行預(yù)習(xí)；2利用課余時間，在規(guī)定的時間內(nèi)完成實(shí)驗(yàn)。3實(shí)驗(yàn)報告內(nèi)容有： 素數(shù)檢測器的邏輯圖； 用VHDL語言設(shè)計素數(shù)檢測器，用盡量多的方法來描述；4實(shí)驗(yàn)結(jié)束前，要將素數(shù)檢測器的仿真波形文件拷貝，實(shí)驗(yàn)報告需要。二、實(shí)驗(yàn)原理對于4位輸入組合NN3N2N1N0，當(dāng)N1、2、3、5、7、11、1 3時該函數(shù)輸出為1，其他情況輸出為0” 邏輯圖四位素數(shù)檢測器的標(biāo)準(zhǔn)和設(shè)計四位素數(shù)檢測器最小化后的設(shè)計 VHDL程序數(shù)據(jù)流描述： 波形圖三、實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)步驟（解題思路）根據(jù)題目，建立文檔，新建Quartus文件；根據(jù)設(shè)計圖連接電路；根據(jù)其編寫VHDL程序；仿真，繪制波形圖；關(guān)鍵代碼1. 根據(jù)設(shè)計圖連接電路2.VHDL程序 仿真結(jié)果四、結(jié)果分析雖然異或不是開關(guān)代數(shù)的基本運(yùn)算之一，但是在實(shí)際運(yùn)用中相當(dāng)普遍地使用分立的異或門。大多數(shù)開關(guān)技術(shù)不能直接實(shí)現(xiàn)異或功能，而是使用多個門設(shè)計實(shí)驗(yàn)二 ：加法器的設(shè)計與仿真一、實(shí)驗(yàn)?zāi)康?1實(shí)驗(yàn)前，進(jìn)行預(yù)習(xí)；2利用課余時間，在規(guī)定的時間內(nèi)完成實(shí)驗(yàn)。3實(shí)驗(yàn)報告內(nèi)容有： 全加器的邏輯圖； 用VHDL語言設(shè)計全加器； 4實(shí)驗(yàn)結(jié)束前，要填將3種電路的仿真波形文件拷貝，實(shí)驗(yàn)報告需要。二、實(shí)驗(yàn)原理1全加器 用途：實(shí)現(xiàn)一位全加操作 邏輯圖 真值表XYCINSCOUT0000000110010100110110010101011100111111 VHDL程序數(shù)據(jù)流描述： 波形圖2四位串行加法器 邏輯圖 波形圖374283：4位先行進(jìn)位全加器（4-Bit Full Adder） 邏輯框圖 邏輯功能表注：1、輸入信號和輸出信號采用兩位對折列表，節(jié)省表格占用的空間，如：A1/A3對應(yīng)的列取值相同，結(jié)果和值1/3對應(yīng)的運(yùn)算是1=A1+B1和3=A3+B3。請自行驗(yàn)證一下。2、C2是低兩位相加產(chǎn)生的半進(jìn)位，C4是高兩位相加后產(chǎn)生的進(jìn)位輸出，C0是低位級加法器向本級加法器的進(jìn)位輸入。三、實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)步驟（解題思路）1用邏輯圖和VHDL語言設(shè)計全加器；2利用設(shè)計的全加器組成串行加法器；3用邏輯圖和VHDL語言設(shè)計并行加法器。1、用邏輯圖和VHDL語言設(shè)計全加器。根據(jù)題目，建立文檔，新建Quartus文件；根據(jù)設(shè)計圖連接電路；編寫VHDL程序；仿真，繪制波形圖；2、用全加器組成串行加法器。根據(jù)題目，建立文檔，新建Quartus文件；根據(jù)設(shè)計圖連接電路；編寫VHDL程序；仿真，繪制波形圖；3、 利用邏輯圖和VHDL語言設(shè)計并行加法器根據(jù)題目，建立文檔，新建Quartus文件；根據(jù)設(shè)計圖連接電路；編寫VHDL程序；仿真，繪制波形圖；關(guān)鍵代碼1、全加器：根據(jù)設(shè)計圖連接電路 VHDL程序四位串行加法器：VHDL：仿真結(jié)果全加器：四位串行加法器四、結(jié)果分析全加器：一位全加器是由兩個半加器組成。x,y分別是兩位相加的二進(jìn)制輸入信號，cin是進(jìn)位輸入端，cout是進(jìn)位輸出端，s是和的低位輸出端。由邏輯圖及仿真圖可知，每1位的進(jìn)位信號送給下1位作為輸入信號，因此，任1位的加法運(yùn)算必須在低1位的運(yùn)算完成之后才能進(jìn)行。這種加法器的邏輯電路比較簡單，但它的運(yùn)算速度不快。四位先行加法器的進(jìn)位彼此獨(dú)立產(chǎn)生，只與輸入數(shù)據(jù)和cin有關(guān)，將各級間的進(jìn)位級聯(lián)傳播去掉了，因此減小了進(jìn)位產(chǎn)生的延遲，大大提高了運(yùn)算速度。缺點(diǎn)是電路較復(fù)雜。實(shí)驗(yàn)三：譯碼器與編碼器的設(shè)計與仿真一、實(shí)驗(yàn)?zāi)康?1進(jìn)實(shí)驗(yàn)室前，請寫一份預(yù)習(xí)報告；進(jìn)實(shí)驗(yàn)室時經(jīng)指導(dǎo)老師檢查后，才可上機(jī)操作。2預(yù)習(xí)報告內(nèi)容有: 8-3編碼器、3-8譯碼器的邏輯表達(dá)式； 8-3編碼器、3-8譯碼器的邏輯圖； 用VHDL語言設(shè)計8-3編碼器、3-8譯碼器。3實(shí)驗(yàn)結(jié)束前，要填寫實(shí)驗(yàn)卡，將以上2種電路的仿真波形畫在實(shí)驗(yàn)卡上。二、實(shí)驗(yàn)原理174148：8-3優(yōu)先編碼器（8 to 3 Priority Encoder） 用途：將各種輸入信號轉(zhuǎn)換成一組二進(jìn)制代碼，使得計算機(jī)可以識別這一信號的作用。鍵盤里就有大家天天打交道的編碼器，當(dāng)你敲擊按鍵時，被敲擊的按鍵被鍵盤里的編碼器編碼成計算機(jī)能夠識別的ASCII碼。譯碼器與編碼器的功能正好相反。 邏輯框圖 邏輯功能表INPUTSOUTPUTSEN0N 1N2N 3N 4N 5N 6N 7NA2 A1 A0EO GS1 1 1 11 10 00 0 00 10 0 10 0 10 10 0 1 10 1 00 10 0 1 1 10 1 10 10 0 1 1 1 11 0 00 10 0 1 1 1 1 11 0 10 10 0 1 1 1 1 1 11 1 00 100 1 1 1 1 1 1 11 1 10 101 1 1 1 1 1 1 11 1 11 0 邏輯表達(dá)式和邏輯圖：由你來完成。274138：3-8譯碼器（3 to 8 Demultiplexer），也叫3-8解碼器 用途：用一組二進(jìn)制代碼來產(chǎn)生各種獨(dú)立的輸出信號，這種輸出信號可以用來執(zhí)行不同的工作。顯示器中的像素點(diǎn)受到譯碼器的輸出控制。 邏輯框圖：用邏輯符號（Symbol）來解釋該電路輸入與輸出信號之間的邏輯關(guān)系，既省事又直觀。如下圖所示。解碼信號輸出端低電平有效代碼輸入端使能輸入端 邏輯功能表：用真值表來定量描述該電路的邏輯功能。這個表是設(shè)計3-8譯碼器的關(guān)鍵；74138的邏輯功能表如下：INPUTOUTPUTSelectEnableC B AG1 G HA G 2BY7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 1 10 1 0 01 0 01 0 01 0 01 0 01 0 01 0 01 0 01 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 1注：使能端G1是高電平有效；使能端G2是低電平有效，G2 = G2A AND G2B。三、實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)步驟（解題思路）8-3：根據(jù)邏輯框圖和功能表分析83編碼器功能；信號輸入端：低電平有效使能輸入端：低電平有效編碼輸出端：低電平有效使能輸出端：低電平有效組選輸出端：低電平有效根據(jù)題目，建立文檔，新建Quartus文件；編寫VHDL程序；仿真，繪制波形圖；3-8：根據(jù)邏輯框圖和功能表分析83編碼器功能；根據(jù)題目，建立文檔，新建Quartus文件；編寫VHDL程序；仿真，繪制波形圖；關(guān)鍵代碼8-3：3-8：仿真結(jié)果8-3：3-8：四、結(jié)果分析8-3編碼器：由仿真圖知，使能端為低電平時電路有效，編碼器對應(yīng)的優(yōu)先權(quán)依次為：din(7),din(6),din(5),din(4),din(3),din(2),din(1),din(0)所對應(yīng)的輸入端。即din(7)端輸入有效時，不管其他輸入端輸入是否有效，對應(yīng)的輸出都為000；而din(7)輸入無效，din(6)輸入有效時，不管其他輸入是否有效，對應(yīng)的輸出都為001。以此類推，得到編碼器對應(yīng)的優(yōu)先權(quán)依次為：din(7),din(6),din(5),din(4),din(3),din(2),din(1),din(0)。3-8譯碼器：由仿真圖知，使能端為100時電路有效，輸入端為000時，輸出為11111110；輸入為001時，輸出為11111101；輸入為010，輸出為11111011即每個組合輸入只對應(yīng)一個輸出端有效，從而實(shí)現(xiàn)譯碼功能。實(shí)驗(yàn)四：計數(shù)器的仿真一、實(shí)驗(yàn)?zāi)康?1預(yù)習(xí)報告可以寫成電子文件，進(jìn)實(shí)驗(yàn)室后開機(jī)檢查，禁止復(fù)制他人的勞動成果，違者預(yù)習(xí)無效。2預(yù)習(xí)報告內(nèi)容有: 計數(shù)器的邏輯圖和用VHDL語言編寫的程序；二、實(shí)驗(yàn)原理74163（Synchronous Presettable Binary Counter） 邏輯圖：Pin Names DescriptionCEP： Count Enable Parallel InputCET： Count Enable Trickle InputCP ： Clock Pulse InputSR： Synchronous Reset InputP0P3 ：Parallel Data InputsLDN ： Parallel Enable InputQ0Q3： Flip-Flop OutputsTC ：Terminal Count Output 工作模式表：CLRNLDNENTENPAction on the Rising Clock Edge（時鐘上升沿有效）1XXXReset (Clear)10XXLoad (DCBA QdQcQbQa)1111Count (Increment)110XNo Change (Hold)11X0No Change (Hold)SR PE CET CEP Action on the RisingClock Edge (_)L X X X Reset (Clear)H L X X Load (Pn Qn)H H H H Count (Increment)H H L X No Change (Hold)H H X L No Change (Hold)三、實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)步驟（解題思路）通過quartus2 參照芯片的電路結(jié)構(gòu)，先調(diào)用74LS163芯片使用邏輯原理圖仿真、驗(yàn)證功能，然后使用VHDL語言實(shí)現(xiàn)4位二進(jìn)制計數(shù)器根據(jù)題目，建立文檔，新建Quartus文件；根據(jù)設(shè)計圖連接電路；編寫VHDL程序；仿真，繪制波形圖；關(guān)鍵代碼電路圖：仿真結(jié)果LD為復(fù)位端，低電平有效，輸出即為輸入；clk為時鐘信號輸入端口；clr為清零端，低電平有效；ENT、ENP為使能端，低電平有效，為輸出的前一狀態(tài)，