CMOS軌對軌運算放大器的版圖設(shè)計.doc

本科版圖課程設(shè)計論文 CMOS 軌對軌運算放大器的版圖設(shè)計 學(xué) 生 指導(dǎo)教師 院院 系 系 光 電 工 程 學(xué) 院 專業(yè)班級 電子科學(xué)與技術(shù) 02 班 大 學(xué) 2011 年 6 月 CMOS 軌對軌運算放大器的版圖設(shè)計 摘要 基于MOSIS ORBIT 1 2u SCNA工藝 設(shè)計一個面積小于1mm 1mm的CMOS軌對軌 運算放大器版圖 該運算放大器采用了5V電源供電 其輸入共模范圍 1 4V 和輸出信 號擺幅接近于地和電源電壓 即所謂輸入和輸出電壓范圍軌對軌 該運放的開環(huán)增益 100dB 單位增益帶寬為6MHz 相位裕度 60 功耗 2mW 負(fù)載電容為1pF 負(fù) 載電阻為1M 該運放為互補式差分對管尾電流控制式軌對軌運算放大器 該電路 的電流求和電路采用折疊式寬擺幅共源共柵電路 輸出電路采用具有相位補償?shù)墓苍?放大器 關(guān)鍵詞 軌對軌 運算放大器 小信號增益 單位增益帶寬 目錄 摘要摘要 第一章第一章 引言引言 1 第二章第二章 電路圖形分析電路圖形分析 2 2 1 軌對軌運放輸入級的原理 2 2 2 輸入差分對管尾電流控制式軌對軌運算放大器分析 3 2 3 運放偏置電路的分析 3 2 4 運放的頻率補償分析 3 2 5 折疊式差分放大電路分析 3 第三章第三章 CMOS 軌對軌運算放大器版圖軌對軌運算放大器版圖 4 3 1 版圖設(shè)計中應(yīng)注意的事項 4 3 2 設(shè)計版圖 6 第四章第四章 CMOS 軌對軌運算放大器的波形仿真軌對軌運算放大器的波形仿真 7 4 1 仿真時所加命令 7 4 2 T spice 提取文 件 7 4 3 仿真波形 7 第五章第五章 總結(jié)總結(jié) 10 參考文獻參考文獻 11 附錄一附錄一 12 CMOS 軌對軌運算放大器的版圖設(shè)計 1 第一章 引言 隨著信息技術(shù)和微電子制作工藝技術(shù)的高速發(fā)展 器件的特征尺寸越來越小 由此 構(gòu)成的集成電路的電源電壓也越來越低 CMOS 運算放大器是模擬電路中重要基本單 元 該單元不但要具有傳統(tǒng)運放的基本特性 如高增益 低失調(diào)等 而且隨著低電源電 壓的要求 還必須具備接近于供電電源電壓和地之間 軌對軌 的輸入共模范圍和輸出 擺幅 當(dāng)今 運算放大器仍然是模擬電路設(shè)計中最重要的單元電路 每一代新的集 成電子設(shè)備皆有相當(dāng)部分的模擬電路部 研究開發(fā)新一代低壓低功耗運算放大器才可 不斷滿足新的電路應(yīng)用的要求 軌對軌 rail to rail 運算放大器就是隨著低電壓而 產(chǎn)生的運算放大器 rail to rail 即 軌至軌 有時也稱為 滿擺幅 是指輸出 或輸入 電壓范圍 與電源電壓相等或近似相等 從輸入方面來講 其共模輸入電壓范圍可以從負(fù)電源 電壓到正電源電壓 從輸出方面來講 其輸出電壓范圍可以從負(fù)電源電壓到正電源電 壓 也就是說 這是一個與供電電壓密切相關(guān)的特性 對器件的輸入或輸出無失真態(tài) 范圍有很大的影響 當(dāng) V很小時 10mV 100mV 無失真動態(tài)范圍最小電壓值為Vss V 最大值為Vdd V 具有這樣動態(tài)范圍的運放就叫rail to rail運放 軌對軌輸入 輸出特性 擴大了動態(tài)范圍 避免了補償輸入級常見的交越失真問題 這種設(shè)計降低了失真 在整個輸入電壓范圍內(nèi) 甚至比比電源電壓高 100mV 左右 實 現(xiàn)了較高的共模抑制比 CMRR 因此最大限度地提高了整體性能 非常適合驅(qū)動 A D 轉(zhuǎn)換器 而不會造成差分線性衰減 CMOS 軌對軌運算放大器的版圖設(shè)計 2 第二章 電路圖形分析 圖 2 1 CMOS 軌對軌運算放大器原理圖 2 1 軌對軌運放輸入級的原理 運算放大器的輸入級的主要任務(wù)是放大差分信號 同時有效地抑制共模信號 由 傳統(tǒng)的差分放大器的直流特性可知 通過適當(dāng)?shù)剡x擇放大器的直流電流和器件特性參 數(shù) 對于NMOS 差分輸入放大電路可以使其共模輸入范圍的上限值接近于電源電壓VDD 但下限值電位距離地參考點很遠 達不到軌對軌運放輸入級的軌對軌的共模輸入的要 求 同樣 對于PMOS 差分輸入放大電路可以使其共模輸入范圍的下限值接近于地參 考點 而上限值距離VDD 很遠 同樣也不能滿足軌對軌的共模輸入的要求 注意到兩 種差分輸入放大電路對于共模輸入范圍的互補特性 可將兩種電路并連作為運算放大 器的輸入級 這樣該輸入級的共模輸入范圍可滿足運放輸入級軌對軌的要求 即NMOS 差分對MN1和MN2可以使輸入共模電壓達到正電源電壓VDD PMOS差分對MP1和MP2可以 使輸入共模電壓達到負(fù)電源電壓VSS 共模電壓范圍 VSS V VDD 從而實現(xiàn)軌對軌 輸入 但是將PMOS 差分對和NMOS 差分對簡單地并聯(lián)構(gòu)成軌對軌的輸入電路 該電路 并不能很好地工作 所以 在整個軌對軌的共模輸入電壓范圍內(nèi) 運放的輸入電路的 跨導(dǎo)的最大值是其最小值的二倍 由于輸入電路的跨導(dǎo)的不同 會導(dǎo)致在共模輸入電 壓范圍內(nèi)運算放大器的增益不同 在相同輸入信號頻率下相頻的反應(yīng)也會不同 所以 輸出信號在不同的共模輸入電壓下產(chǎn)生失真 對于整個電路的相位補償會相當(dāng)困難 并且有可能導(dǎo)致運算放大器工作的不穩(wěn)定 根據(jù)已有文獻 可以采用較好地解決該問 CMOS 軌對軌運算放大器的版圖設(shè)計 2 題的方 CMOS 軌對軌運算放大器的版圖設(shè)計 3 如下 1 PMOS 和NMOS 差分對工作于亞閾區(qū) 采用控制電路控制NMOS 差分對尾電流和 PMOS 差分對尾電流之和為常數(shù) 1 2 2 采用平方根電路控制NMOS 差分對尾電流的平方根值與PMOS 差分對尾電流的平方 根值之和為常數(shù) 3 3 采用尾電流開關(guān)控制電路控制PMOS 和NMOS 差分對尾電流 4 4 采用齊納二極管 用來保持Vgsn Vgsp 為常數(shù) 5 5 采用電平移動電路來改變輸入差分電路的輸入電平 6 本設(shè)計采用的第三種方法 2 2 輸入差分對管尾電流控制式軌對軌運算放大器分析 如上圖 電路包含兩個電流鏡MP4 MP5 MN5 MN3在輸入共模電壓在很低范圍內(nèi)時 輸入級N管差分對截止 電流開關(guān)MN6閉和 NMOS 對管的尾電流被MN6引到由MP4和MP6組 成的電流鏡 從而使PMOS管差分對的尾電流等于原來的4 倍 同理 在輸入共模電壓 在接近電源電壓VDD范圍內(nèi)時 P管差分對截止 通過開關(guān)管控制的電流鏡MN4和MN5 N 管差分對的尾電流為原來的4倍 在輸入共模電壓處于中間范圍內(nèi) 兩對差分對管同 時導(dǎo)通 控制開關(guān)MN6和MP6都斷開 兩對開關(guān)控制的電流鏡都不工作 因此實現(xiàn)了在 軌對軌的輸入共模范圍內(nèi) 輸入級的跨導(dǎo)基本相同 2 3 運放偏置電路的分析 圖中 M5 M6 M7 M8 M9構(gòu)成運算放大器的偏置電路 它們的漏源短接 從而可 得到偏置電壓 2 4 運放的頻率補償分析 本運放電路采用的是加負(fù)載電容的方式來進行頻率補償 從而獲得較高的單位增益 帶寬 2 5 折疊式差分放大電路分析 共源共柵放大器的兩個顯著優(yōu)點是 提供高輸出阻抗和減小放大器輸入端的米勒電 容效應(yīng) 而共源共柵放大器的小信號增益大約是共源反相放大器的兩倍 CMOS 軌對軌運算放大器的版圖設(shè)計 4 第三章 CMOS 軌對軌運算放大器版圖 3 1 版圖設(shè)計中應(yīng)注意的事項 1 P 管與 N 管分層放置 P 管放入 N 阱中 N 阱中應(yīng)盡量多的設(shè)置阱連接區(qū) N 管層應(yīng)盡量多的設(shè)置襯底接觸點 2 每一層晶體管要加保護環(huán) 保護環(huán)是為了減少栓鎖效應(yīng) 保護環(huán)分為硬環(huán)和 軟環(huán) P 管用 N 型保護環(huán) N 管用 P 型保護環(huán) 保護環(huán)由 select active active contact metal 層組成 N 型保護環(huán)的 select 層用 nselect P 型保護環(huán)的 select 層用 pselect 圖 3 1 P 型保護環(huán) 3 晶體管的放置要保證晶體管內(nèi)部電流方向一致 4 重要晶體管 如差分輸入對 電流鏡 應(yīng)增加虛擬管 高度匹配時在管子的四 周都加虛擬器件 5 特殊晶體管的優(yōu)化處理 a 寬度很寬的晶體管 b 長度很長的晶體管 c 寬度很窄的晶體管 d 晶體管的合并 6 注意晶體管的共質(zhì)心布局 如 叉指狀 MOS 晶體管 ABBA 圖 3 2 叉指狀 MOS 晶體管 7 pad 的畫法 Metal1 102 102 Metal2 100 100 Overglass 88 88 Via 90 90 Pad Comment 100 100 圖 3 3 pad 版圖 8 poly poly 結(jié)構(gòu)電容畫法 電容中要用到 Poly Poly2 Metal1 Poly CMOS 軌對軌運算放大器的版圖設(shè)計 4 Contact Poly2 Contact Capacitor ID 等圖層 電容的有效面積是 Poly Poly2 的正對 面積 也就是 Poly2 的面積 CMOS 軌對軌運算放大器的版圖設(shè)計 5 下圖為 50 50 的電容 其畫法為 Poly 66 56 Poly2 29 30 Capacitor ID 29 30 Metal1 Poly Contact Poly2 Contact 圖 3 4 29 30 電容版圖 其電容提取如下 SUBCKT cap C1 1 2 c 4 0107e 013 87 12 117 41 ENDS CMOS 軌對軌運算放大器的版圖設(shè)計 6 3 2 設(shè)計版圖 圖3 5 CMOS軌對軌運算放大器版圖 此版圖所用工藝為 MOSIS ORBIT 1 2u SCNA 面積為 435 442 大致為方體 符 合版圖面積 1mm 1mm 的要求 CMOS 軌對軌運算放大器的版圖設(shè)計 7 第四章 CMOS 軌對軌運算放大器的波形仿真 4 1 仿真時所加命令 命令 param d 1 添加在 SUBCKT Cell0 前 然后在 SUBCKT Cell0 后 ENDS 前添加命令 include D 應(yīng)用軟件 新建文件夾 ExampleSetup Data1 ml2 125 2 md RL OUT GND r 1e6 CL OUT GND c 1e 12 VVDD VDD GND 5 VV V GND d AC 1 VV V GND d ac dec 10 1 1G sweep lin d 1 4 1 print ac vp OUT GND print ac vdb OUT GND 4 2 T spice 提取文件 見附錄一 4 3 仿真波形 圖 4 1 負(fù)載電容為 1pF 負(fù)載電阻為 1M 的運放的增益 相位和功耗波形 CMOS 軌對軌運算放大器的版圖設(shè)計 8 由圖可知 共模輸入電壓不同時 增益波形不一樣 開環(huán)增益和單位增益帶寬也不相同 圖 4 2 共模輸入電壓為 1V 2V 3V 4V 時的增益波形 從圖 4 2 可以看出 CMOS 軌對軌運算放大器的增益大致在 100dB 的位置 當(dāng)共模 輸入電壓為 4V 時 開環(huán)增益可達到 100 4dB 單位增益帶寬為 3 3MHZ 如圖 4 3 所 示 由圖 4 3 和圖 4 4 可以看出相位裕度為 61 95602 由圖 4 5 可以看出運放的 功耗為 706 5uW 與技術(shù)指標(biāo) 開環(huán)增益 100dB 單位增益帶寬為 6MHz 相位裕度 60 功耗 2mW 基本相符 CMOS 軌對軌運算放大器的版圖設(shè)計 8 由圖可知 開環(huán)增益為 100 4dB 單位增益帶寬為 3 3MHZ 圖 4 3 共模輸入電壓為 4V 時的增益波形 CMOS 軌對軌運算放大器的版圖設(shè)計 9 由圖可知 相位裕度為 61 95602 大于 60 滿足要求 圖 4 4 共模輸入電壓為 4V 時的相位和增益波形 CMOS 軌對軌運算放大器的版圖設(shè)計 9 由圖可知 功耗為 706 5uW 小于 2mW 滿足要求 圖 4 5 共模輸入電壓為 4V 時的功耗 由圖 4 6 和 4 7 可知 共模輸入電壓為 3 8V 時 開環(huán)增益為 88 05dB 相位裕度 為 93 85 功耗為 676 59uW 與共模輸入電壓為 4V 時相比 開環(huán)增益下降到了 100dB 以下 相位裕度上升 功耗減小了 之所以出現(xiàn)運放低頻增益下降到 100dB 以 下 這是因為電源不能實現(xiàn)完全的軌對軌放大 在輸出擺幅達到最大值之前 放大器 的線性就已經(jīng)開始大幅下降 放大器輸出不能達到任何電源電壓 CMOS 軌對軌運算放大器的版圖設(shè)計 9 圖 4 6 共模輸入電壓為 3 8V 時的開環(huán)增益和相位裕度 圖 4 7 共模輸入電壓為 3 8V 時的功耗 CMOS 軌對軌運算放大器的版圖設(shè)計 10 第五章 總結(jié) 本設(shè)計完成了CMOS軌對軌運算放大器的大部分工作 但由于時間和能力問題 與設(shè) 計指標(biāo)之間還有相對的誤差 還有很多地方需要改進 1 開環(huán)增益在100dB左右的位置 最大可達100dB 與設(shè)計指標(biāo)還有相對的不足 有待于進一步改進 2 單位增益帶寬為3MHZ多 與技術(shù)指標(biāo)6MHZ相差了很多 有待于進一步的改進 3 版圖設(shè)計比較粗糙 面積比較大 而且有比較大的空隙 最后 在這一周的課程設(shè)計學(xué)習(xí)過程中學(xué)到了很多關(guān)于版圖設(shè)計的知識 能夠較熟 練的使用L Edit軟件 熟悉了版圖的設(shè)計規(guī)則和T Spice文件的提取 在版圖設(shè)計過 程中 我們把所學(xué)的課本知識運用到實際設(shè)計中去 這也是從理論到實際的一個小小 的嘗試 在版圖繪制過程中 也熟悉了一些處理繪圖錯誤的方法 同時 對差分放大 電路也有了一定的認(rèn)識 CMOS 軌對軌運算放大器的版圖設(shè)計 11 參考文獻 1 Holliman M Memon N Counterfeiting attacks on oblivious block wise independent invisible watermarking schemes J IEEETrans Image Processing 2000 9 3 432 441 2 Barreto PSL M Kim H Y Rijmen V Toward a secure public Key block wise fragile authentication watermarking J IEEE Proc Vision Image and Signal Processing 2002 149 2 57 62 3 Sweldens W The lifting scheme A custom design construction of biorthogonal wavelets J Applied and Computational Harmonic Analysis 1996 3 186 200 4 丁科 何晨 王紅霞 一種定位精確的混沌脆弱數(shù)字水印技術(shù) J 電子學(xué)報 2004 32 6 1009 1012 5 華先勝 石青云 多類水印的同時嵌入 J 北京大學(xué)學(xué)報 自然科學(xué)版 2001 37 3 305 314 6 吳建輝 CMOS模擬集成電路分析與設(shè)計 M 北京 電子工業(yè)出版社 2004 167 7 姜巖峰 現(xiàn)代集成電路版圖設(shè)計 M 北京 化子工業(yè)出版社 2010 8 孫潤等 TANNER集成電路設(shè)計教程 M 北京 希望電子出版社 2002 9 廖裕評 陸瑞強 集成電路設(shè)計與布局實戰(zhàn)指導(dǎo) M 北京 科學(xué)技術(shù)出版社 2004 4 10 陳中建 CMOS電路設(shè)計 布局與仿真 M 北京 機械工業(yè)出版社 2006 1 11 任樂寧 朱樟明等 一種基于準(zhǔn)浮柵技術(shù)的新型低壓全差分運算放大器 J 電路與系統(tǒng)學(xué) 報 2004 9 5 123 126 CMOS 軌對軌運算放大器的版圖設(shè)計 12 附錄一 param d 1 SUBCKT sheji C1 VDD GND c 3 7e 013 192 68 256 78 92 68 356 78 C2 GND GND c 3 7e 013 173 78 389 42 73 78 289 42 C3 V GND c 3 7e 013 39 14 256 6 60 86 356 6 C4 OUT GND c 3 7e 013 89 74 392 12 189 74 292 12 C5 V GND c 3 7e 013 122 14 257 14 222 14 357 14 C6 1 OUT c 4 00402e 013 160 92 207 9 190 87 178 9 C7 2 OUT c 4 00402e 013 180 36 139 86 210 31 168 86 M1 3 4 4 GND NMOS l 5e 006 w 1 5e 005 ad 9 09e 011 as 1 2e 010 pd 2 712e 005 ps 4 6e 005 174 1 45 52 169 1 60 52 M2 5 MN11 6 GND NMOS l 1e 005 w 5e 006 ad 4 33e 011 as 5 7e 011 pd 2 732e 005 ps 3 28e 005 158 16 201 66 148 16 196 66 M3 4 4 3 GND NMOS l 5e 006 w 1 5e 005 ad 1 683e 010 as 9 09e 011 pd 5 244e 005 ps 2 712e 005 156 98 45 52 151 98 60 52 M4 MN6 MN7 MN9 MN10 MN8 MN7 MN9 MN10 MN8 GND NMOS l 5e 006 w 8e 006 ad 6 23631e 011 as 6 08e 011 pd 2 64615e 005 ps 3 12e 005 127 4 50 68 122 4 58 68 M5 7 5 GND GND NMOS l 4e 006 w 1 4e 005 ad 6 80474e 011 as 1 134e 010 pd 3 81684e 005 ps 4 42e 005 112 8 207 6 108 8 193 6 M6 GND MN6 MN6 GND NMOS l 1e 005 w 5e 006 ad 4 45e 011 as 3 89769e 011 pd 2 78e 005 ps 1 65385e 005 108 9 52 18 98 9 57 18 M7 5 MN7 MN9 MN10 MN8 7 GND NMOS l 3e 006 w 5e 006 ad 3 9e 011 as 2 43026e 011 pd 2 56e 005 ps 1 36316e 005 96 9 203 1 93 9 198 1 M8 8 MN7 MN9 MN10 MN8 1 GND NMOS l 3e 006 w 5e 006 ad 2 43026e 011 as 3 9e 011 pd 1 36316e 005 ps 2 56e 005 75 3 203 72 3 198 M9 GND GND GND GND NMOS l 2e 006 w 5e 006 ad 2 875e 011 as 6 2e 011 pd 1 65e 005 ps 3 48e 005 66 8 51 7 64 8 56 7 M10 GND 5 8 GND NMOS l 4e 006 w 1 4e 005 ad 1 134e 010 as 6 80474e 011 pd 4 42e 005 ps 3 81684e 005 60 4 207 5 56 4 193 5 M11 9 9 GND GND NMOS l 2e 006 w 5e 006 ad 3 75e 011 as 2 875e 011 pd 2 5e 005 ps 1 65e 005 53 3 51 7 51 3 56 7 M12 10 9 GND GND NMOS l 2e 006 w 1 5e 005 ad 9 12e 011 as 1 383e 010 pd 2 716e 005 ps 4 844e 005 31 28 45 12 29 28 60 12 M13 GND MN6 11 GND NMOS l 2e 006 w 1 2e 005 ad 9 36e 011 as 1 02e 010 pd 3 96e 005 ps 4 1e 005 23 48 205 36 21 48 193 36 M14 10 10 10 GND NMOS l 2e 006 w 1 5e 005 ad 1 575e 010 as 9 12e 011 pd 5 1e 005 ps 2 716e 005 17 12 45 12 15 12 60 12 M15 12 12 GND GND NMOS l 5e 006 w 1e 005 ad 4 7e 011 as 9 1e 011 pd 1 94e 005 ps 3 82e 005 11 98 205 72 16 98 195 72 M16 MN11 MN11 12 GND NMOS l 5e 006 w 1e 005 ad 8 28e 011 as 4 7e 011 pd 3 656e 005 ps 1 94e 005 26 38 205 72 31 38 195 72 M17 GND MN6 10 GND NMOS l 5e 006 w 1 3e 005 ad 5 603e 011 as 1 1284e 010 pd 2 162e 005 ps 4 336e 005 27 16 46 26 32 16 59 26 M18 10 MN6 GND GND NMOS l 5e 006 w 1 3e 005 ad 1 053e 010 as 5 603e 011 pd 4 22e 005 ps 2 162e 005 40 78 46 26 45 78 59 26 M19 1 MN11 2 GND NMOS l 5e 006 w 1e 005 ad 1 002e 010 as 7 66e 011 pd 4 004e 005 ps 3 532e 005 51 04 205 72 56 04 195 72 M20 10 MN6 13 GND NMOS l 2e 006 w 2e 005 ad 1 9e 010 as 1 72e 010 pd 5 9e 005 ps 5 72e 005 86 40 48 88 60 48 M21 OUT 1 GND GND NMOS l 2e 006 w 2e 005 ad 1 36e 010 as 1 86e 010 pd 3 36e 005 ps 5 86e 005 94 32 206 12 96 32 186 12 M22 GND 1 OUT GND NMOS l 2e 006 w 2e 005 ad 1 76e 010 as 1 36e 010 pd 5 76e 005 ps 3 36e 005 109 92 206 12 111 92 186 12 M23 10 10 10 GND NMOS l 5e 006 w 2e 005 ad 1 13e 010 as 2 08e 010 pd 3 13e 005 CMOS 軌對軌運算放大器的版圖設(shè)計 13 ps 6 08e 005 112 88 40 12 117 88 60 12 M24 14 V 10 GND NMOS l 5e 006 w 2e 005 ad 8 8e 011 as 1 13e 010 pd 2 88e 005 ps 3 13e 005 129 18 40 12 134 18 60 12 M25 10 V 14 GND NMOS l 5e 006 w 2e 005 ad 1 078e 010 as 8 8e 011 pd 3 078e 005 ps 2 88e 005 142 98 40 12 147 98 60 12 M26 15 V 10 GND NMOS l 5e 006 w 2e 005 ad 7 6e 011 as 1 078e 010 pd 2 76e 005 ps 3 078e 005 158 76 40 12 163 76 60 12 M27 10 V 15 GND NMOS l 5e 006 w 2e 005 ad 9 62e 011 as 7 6e 011 pd 2 962e 005 ps 2 76e 005 171 36 40 12 176 36 60 12 M28 10 10 10 GND NMOS l 5e 006 w 2e 005 ad 2 916e 010 as 9 62e 011 pd 6 916e 005 ps 2 962e 005 185 98 40 12 190 98 60 12 M29 VDD 4 4 VDD PMOS l 1e 005 w 5e 006 ad 4 2175e 011 as 3 3e 011 pd 1 537e 005 ps 2 32e 005 177 68 165 16 167 68 170 16 M30 MN7 MN9 MN10 MN8 MN7 MN9 MN10 MN8 3 VDD PMOS l 5e 006 w 6e 006 ad 4 74e 011 as 4 86e 011 pd 2 78e 005 ps 2 82e 005 153 6 67 78 148 6 61 78 M31 16 4 VDD VDD PMOS l 5e 006 w 1 5e 005 ad 4 8e 011 as 1 26525e 010 pd 2 14e 005 ps 4 611e 005 151 94 160 36 146 94 175 36 M32 VDD 4 16 VDD PMOS l 5e 006 w 1 5e 005 ad 1 05e 010 as 4 8e 011 pd 4 4e 005 ps 2 14e 005 140 54 160 36 135 54 175 36 M33 9 4 16 VDD PMOS l 2e 006 w 2e 005 ad 2 028e 010 as 1 916e 010 pd 6 028e 005 ps 5 916e 005 126 44 79 78 124 44 59 78 M34 VDD VDD VDD VDD PMOS l 2e 006 w 1 5e 005 ad 7 635e 011 as 1 428e 010 pd 2 518e 005 ps 4 904e 005 84 56 162 48 82 56 177 48 M35 7 7 7 VDD PMOS l 5e 006 w 2e 005 ad 1 434e 010 as 2 116e 010 pd 3 434e 005 ps 6 116e 005 84 46 79 32 79 46 59 32 M36 16 13 VDD VDD PMOS l 2e 006 w 1 5e 005 ad 1 125e 010 as 7 635e 011 pd 4 5e 005 ps 2 518e 005 72 38 162 48 70 38 177 48 M37 16 V 7 VDD PMOS l 5e 006 w 2e 005 ad 9 1e 011 as 1 434e 010 pd 2 91e 005 ps 3 434e 005 65 12 79 32 60 12 59 32 M38 VDD 13 13 VDD PMOS l 2e 006 w 5e 006 ad 2 38e 011 as 4 1e 011 pd 1 452e 005 ps 2 64e 005 51 68 172 78 49 68 177 78 M39 8 V 16 VDD PMOS l 5e 006 w 2e 005 ad 1 138e 010 as 9 1e 011 pd 3 138e 005 ps 2 91e 005 51 02 79 32 46 02 59 32 M40 VDD VDD VDD VDD PMOS l 2e 006 w 5e 006 ad 5 49e 011 as 2 38e 011 pd 3 196e 005 ps 1 452e 005 40 16 172 78 38 16 177 78 M41 8 8 8 VDD PMOS l 5e 006 w 2e 005 ad 2 184e 010 as 1 138e 010 pd 6 184e 005 ps 3 138e 005 34 64 79 32 29 64 59 32 M42 VDD 6 14 VDD PMOS l 2e 006 w 5e 006 ad 1 9e 011 as 3 8e 011 pd 1 26e 005 ps 2 52e 005 15 4 173 32 17 4 178 32 M43 6 11 5 VDD PMOS l 6e 006 w 5e 006 ad 3 6e 011 as 4 11e 011 pd 2 44e 005 ps 2 644e 005 16 86 67 08 22 86 62 08 M44 15 6 VDD VDD PMOS l 2e 006 w 5e 006 ad 3 75e 011 as 1 9e 011 pd 2 5e 005 ps 1 26e 005 25 173 32 27 178 32 M45 14