2016年數字邏輯課程設計報告格式.doc

河北地質大學信息工程學院數字邏輯課程設計報告題 目 運算器的設計 姓 名 高偉東 學 號 414109070306 班 號 4141090703 指導老師 關文革 成 績 2016年6月1. 設計內容鍵盤上有0-9及+-=按鍵，實現輸入的2革個一位十進制數的加、減運算，有線性結構的鍵盤，有清除鍵。2. 系統總體設計3.（1） 系統頂層框圖系統由七個模塊組成，按鍵處理模塊、操作數1寄存器、操作數2寄存器、操作符觸發(fā)器、運算器模塊、結果寄存器、控制器模塊。（2） 系統邏輯框圖4. 子模塊1設計（1） 子模塊元件圖及輸入輸出描述（包括每個信號名字）按鍵器，用于輸入數字及運算符LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;USE ieee.std_logic_arith.ALL;ENTITY keypad IS PORT (key_0,key_1,key_2,key_3,key_4,key_5,key_6,key_7,key_8,key_9:IN STD_LOGIC;key_add,key_sub,key_equ,key_reset:IN STD_LOGIC;numout: OUT integer RANGE 0 TO 20;press_num: OUT STD_LOGIC;opout:OUT STD_LOGIC;press_op:OUT STD_LOGIC;press_equ:OUT STD_LOGIC);END ENTITY keypad;ARCHITECTURE arc1 OF keypad ISBEGINPROCESS(key_0,key_1,key_2,key_3,key_4,key_5,key_6,key_7,key_8,key_9,key_add,key_sub,key_equ)VARIABLE key:STD_LOGIC_VECTOR (9 DOWNTO 0);BEGINkey:=key_9 & key_8 & key_7 & key_6 & key_5 & key_4 & key_3 & key_2 & key_1 & key_0;CASE key ISWHEN 1111111110=numout=0;press_numnumout=1;press_numnumout=2;press_numnumout=3;press_numnumout=4;press_numnumout=5;press_numnumout=6;press_numnumout=7;press_numnumout=8;press_numnumout=9;press_numnumout=0;press_num=0;END CASE;IF key_add=0 THEN opout=0;press_op=1;ELSIF key_sub=0 THEN opout=1;press_op=1;ELSE opout=Z;press_op=0;END IF;IF key_equ=0 THEN press_equ=1;ELSE press_equ=0;END IF;END PROCESS;END ARCHITECTURE arc1;。寄存器，用以儲存數據和運算結果Clk為脈沖端，reset為清零端，din為輸入端，qout為輸出端。LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee. std_logic_unsigned.ALL;USE ieee.std_logic_arith.ALL;ENTITY reg IS PORT ( clk,reset: IN STD_LOGIC; din:IN integer range 0 to 20; qout: OUT integer range 0 to 20); END ENTITY reg;ARCHITECTURE arc1 OF reg ISBEGIN PROCESS(clk) BEGINIF(reset=0)thenqout=0;ELSIF(clkevent and clk=1) THEN qout=din; END IF;END PROCESS;END ARCHITECTURE arc1; D觸發(fā)器D觸發(fā)器 Clk 脈沖端，Q運算符號輸出端D 運算符號輸入端LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY CFQ ISPORT(clk,D:IN STD_LOGIC; Q:OUT STD_LOGIC);END CFQ;ARCHITECTURE be_CFQ OF CFQ ISBEGIN PROCESS(clk) BEGIN IF(clkEVENT AND clk=1) THEN Q data:=ain+bin; IF data9 THEN result data:=ain-bin; END CASE; result=data; END PROCESS;END ARCHITECTURE arcl;轉換器將輸出結果分為兩個一位數library ieee;use ieee.std_logic_1164.ALL;use ieee.std_logic_unsigned.ALL;use ieee.std_logic_arith.ALL;ENTITY FL IS PORT (qout:IN integer range 0 to 20; a,b:OUT integer range 0 to 20);END ENTITY FL;ARCHITECTURE arcl OF FL ISBEGIN PROCESS(qout) VARIABLE data:integer range 0 to 20; BEGIN a=qout/10; b=qout rem 10; END PROCESS;END ARCHITECTURE arcl;。6. 控制模塊設計 控制器Reset啟動端，clk脈沖端LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY KZQ IS PORT ( reset,clk,press_num,press_op,press_equ: IN STD_LOGIC; enreg1,enreg2,enop,enreg3: OUT STD_LOGIC );END KZQ;ARCHITECTURE one OF KZQ IS type state_type is (wait_num1,wait_op,wait_num2,wait_equ,outresult); signal state: state_type;BEGIN process(reset,clk) begin if reset=1 then state if press_num=1 then state if press_op=1 then state if press_num=1 then state if press_equ=1 then state state state enreg1=0;enreg2=0;enop=0;enreg3 enreg1=1;enreg2=0;enop=0;enreg3 enreg1=0;enreg2=0;enop=1;enreg3 enreg1=0;enreg2=1;enop=1;enreg3 enreg1=0;enreg2=0;enop=1;enreg3 enreg1=0;enreg2=0;enop=0;enreg3=0; end case; end process;end one; 7. 頂層模塊連線設計（1） 頂層連線圖（2）8. 總結 包括實驗進行的是否順利，說明實驗過程中出現的問題、原因以及解決對策，或者實驗失敗的原因，本次實驗的收獲（可以與實驗目的相呼應），以后應該注意的問題等。1.的過程中，遇到了清零端應該家在哪的問題，后來經過我們的討論和請教老師