EDA電子鐘課程設計電子鐘的設計.doc

EDA課程設計（電子鐘的設計）姓名：劉峰語學號：200820303110指導老師：謝斌同組人員：熊成、楊彬彬系別：自動化工程系專業(yè)：08級測控技術與儀器一設計要求：1.能實現(xiàn)時，分，秒計時。2.能實現(xiàn)整電報時。3.能進行對時和分的校準。二實驗目的：1.掌握多位計數(shù)器相連的方法。2.掌握十六進制，二十四進制，六十進制計數(shù)器的設計方法。3.握CPLD技術的層次化設計法。4.了解軟件的元件管理含義以及模塊元件之間的連接概念。5.掌握電子電路一般的設計方法，并了解電子產(chǎn)品的研制開發(fā)過程，基本掌握電子電路安裝和調(diào)試方法。6.培養(yǎng)獨立分析問題，團結(jié)解決問題的能力。三硬件要求：1. 8位8段掃描共陰極數(shù)碼顯示管。2. 三個按鍵開關（清零，校時，校分）。四設計原理1.數(shù)字鐘的計時周期為24小時，顯示滿刻度為23時59分59秒，另外具備校時功能和報時功能。因此，一個基本的數(shù)字鐘主要由“時”“分”“秒”計數(shù)器校時電路組成。將標準信號送入“秒計數(shù)器”，“秒計數(shù)器”采用60進制計數(shù)器，每累加60 秒發(fā)送一個“分脈沖”信號，該信號將被送到“時計數(shù)器”，“時計數(shù)器”采用24進制計數(shù)器，可實現(xiàn)對一天24 小時的累計。譯碼顯示電路將“時”“分”“秒”計數(shù)器的輸出狀態(tài)六段顯示譯碼器譯碼。通過六位LED七段顯示器顯示出來2.校時電路是用來對“時”“分”顯示數(shù)字進行校時調(diào)整的。3.頂層原理圖如下：圖1 頂層文件原理圖時序仿真：程序仿真主要由計數(shù)器完成，在時鐘脈沖作用下，完成始終功能，由時序圖可以看出每個時鐘上升沿到來時加一，當接受到REST信號，即REST為高電平，所有計數(shù)為零，并重新計數(shù)，SETMIN 和SETHOUR可以完成調(diào)節(jié)時鐘功能，都是高電平調(diào)節(jié)，每來一個脈沖，相應的時或分加1。圖2 時序仿真五電子時鐘模塊設計1. 分頻模塊FENPIN設計模塊FENPIN原理圖如下：圖3 FENPIN原理圖FENPIN源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity FENP isport(clk1:in std_logic;clk:out std_logic);end;architecture one of FENP issignal a:std_logic_vector(8 downto 0);signal b,c:std_logic;beginprocess(clk1)beginif clk1event and clk1=1 thenif a=100000000 thenb=1;a=000000000;elsea=a+1;b=0;end if;end if;end process;clk=b;end;仿真波形如下：圖4 FENPIN 波形圖2. 模塊MIAO1設計模塊MIAO1原理圖如下，CLK和RESET控制DAOUT，SETIME和CLK控制ENMIN圖5 SECOND的原理圖MIAO1 的源程序如下library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity miao1 isport (clk,reset,setmin: in std_logic;daout: out std_logic_vector(6 downto 0);enmin:buffer std_logic);end;architecture two of miao1 issignal d:std_logic_vector(6 downto 0);signal enmin1,enmin2:std_logic;beginprocess(clk,reset,setmin)beginif reset=1then d=0000000;elsif (clkevent and clk=1) thenif d16#60# thenif d=1011001 thend=0000000;enmin1=1;else d=d+1;enmin1=0;if d(3 downto 0)=1001 then d=d+7;end if;end if;end if; end if; end process;daout=d;enmin=(enmin1 or enmin2);enmin2=(setmin and clk);end;波形仿真圖如下圖1-4 MIAO1 的波形仿真3. 模塊FENZ設計模塊FENZ原理圖如下，CLK和RESET控制DAOUT，SEHOUR控制ENHOUR圖6 MIN的原理圖FENZ的源程序如下library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenz isport (reset,clk,sethour,clk1: in std_logic;daout: out std_logic_vector(6 downto 0);enhour:buffer std_logic);end;architecture two of fenz issignal d:std_logic_vector(6 downto 0);signal enhour1,enhour2:std_logic;beginprocess(clk,clk1,reset,sethour)beginif reset=1then d=0000000;elsif (clkevent and clk=1) thenif d16#60# thenif d=1011001 thend=0000000;enhour1=1;else d=d+1;enhour1=0;if d(3 downto 0)=1001 then d=d+7;end if;end if;end if; end if; end process;daout=d;enhour=(enhour1 or enhour2);enhour2=(sethour and clk1);end;波形仿真圖如下圖7 FENZ 的波形仿真4. 模塊HOUR設計模塊HOUR原理圖如下，CLK和RESET控制DAOUT。圖8 HOUR的原理圖HOUR的源程序如下library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hour isport (reset,clk: in std_logic;daout: out std_logic_vector (5 downto 0);end;architecture two of hour issignal d:std_logic_vector(5 downto 0);beginprocess(clk,reset)beginif reset=1then d=000000;elsif (clkevent and clk=1) thenif d16#60# thenif d=100011 thend=000000;else d=d+1; if d(3 downto 0)=1001 then d=d+7;end if;end if;end if; end if; end process;daout=d;end;波形仿真圖如下 圖9 HOUR 的波形仿真5. 模塊XIANS設計模塊XIANS原理圖如下，當SEL取不同值時DAOUT分別選擇輸出SEC .MIN .HOUR圖10 SELTIME的原理圖XIANS的源程序如下library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity xians isport(clk2,reset:in std_logic;miao1,fenz:in std_logic_vector(6 downto 0);hour :in std_logic_vector(5 downto 0);daout:out std_logic_vector(3 downto 0);sel:out std_logic_vector(2 downto 0);end;architecture one of xians issignal q: std_logic_vector(2 downto 0);beginprocess(clk2,reset,miao1,fenz,hour)beginif reset=1thenq=000;elsif (clk2event and clk2=1) then q=q+1;end if;end process;process(q,reset)beginif reset=1thendaoutdaoutdaout(2 downto 0)=miao1(6 downto 4);daout(3)daoutdaout(2 downto 0)=fenz(6 downto 4);daout(3)daoutdaout(1 downto 0)=hour(5 downto 4);daout(3 downto 2)null;end case; end if; end process;selddddddnull;end case; end process;process(d)begincase d iswhen 0000=yyyyyyyyyynull;end case;end process;end;仿真波形如下：圖13 QIDUAN的波形圖7模塊BAOS設計BAOS原理圖如下，當DAIN為0的時候SPEAK發(fā)聲，在這段發(fā)聲時間內(nèi)LAMP的三個燈相繼點亮。圖14 BAOS原理圖BAOS源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity baos isport (clk: in std_logic;dain: in std_logic_vector(6 downto 0);speak:out std_logic;camp:out std_logic_vector(2 downto 0);end;architecture two of baos issignal a:std_logic_vector( 2 downto 0);beginprocess(clk)beginif (clkevent and clk=1) thenif dain=0000000 thena camp camp camp camp=000;end case;end if;end if;end process;process(clk)beginif (clkevent and clk=1) thenif dain=0000000 thenspeak=1;else speak=0;end if; end if; end process; end;仿真波形如下：圖15 BAOS波形圖實驗總結(jié)：一 自己對原理圖的修正1 如果將FENZ中的始終脈沖輸入端CLK1接到second的輸入端enmin上，則導致在時間校正上出現(xiàn)了問題，即：要等到六十秒才能加一，這樣就導致校正時間的延長。2 如果將FENZ中的時鐘脈沖輸入端CLK接到CLK1上二 交通燈設計設計說明：現(xiàn)代，在城市的交通繁忙的交叉路口，行人比較多的路口，或?qū)W校附近都設有許多的紅綠交通燈。它指示著行人、車輛有序的通行。其中，紅燈停，綠燈行，黃燈表警示。在燈的旁邊還有數(shù)字晶體顯示器，用于提示行人、司機三種顏色的燈即將跳轉(zhuǎn)所剩的時間，讓其做好應有的準備。一 計要求：1 在十字路口的方向上各設一組紅綠黃燈，顯示順序為：其中一個方向是綠燈、黃燈、紅燈，另外一個方向是紅燈、綠燈、黃燈。2 設置4個數(shù)碼管，以倒計時的方式顯示允許通過或禁止的時間，其中綠燈、黃燈、紅燈的持續(xù)時間分別是30秒、5秒、35秒。二 設計原理圖圖1-1狀態(tài)轉(zhuǎn)換圖三、頂層原理圖圖1-2 頂層原理圖波形仿真圖如下：圖1-3交通燈仿真波形四、通燈控制器的各模塊設計1、模塊CNT8設計模塊FENPIN如下圖，該模塊的功能是將時間256分頻，得到占空比為1：256的方波。圖1-4 CNT8頂層圖分頻器CNT8的源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity CNT8 isport ( clk : in std_logic;d: out std_logic;sel: buffer std_logic_vector(2 downto 0);end;architecture one of CNT8 issignal a : std_logic_vector(7 downto 0);beginprocess(clk)beginif clk event and clk =1 then a=a+1;sel=sel+1;end if; end process;d=a(7);end;波形仿真如下：圖1-5 CNT8波形仿真圖2、模塊JTD設計如圖1-2，該模塊為整個程序的核心，它實現(xiàn)東西和南北方向的三種交通燈顏色的交替點亮、時間的倒計時。圖1-6 JTD頂層圖JTD源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity JTD isport(clk,clr:in std_logic;ge,shi:buffer std_logic_vector(3 downto 0);dx,nb:buffer std_logic_vector(2 downto 0);end;architecture q of JTD istype w is(a,b,c,d);signal zhuangtai:w;beginprocess(clk,clr,zhuangtai)beginif clr=1 thendx=010;nb=100;ge=0101;shidx=100;nb=001;if ge=0000 thenif shi=0000 thenzhuangtai=c