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精品文檔Quartus II中FPGA管腳的分配策略 編寫(xiě):* 校核: 審核:二一 年 月 日1歡迎下載。精品文檔目 錄目 錄IQUARTUS II中FPGA管腳分配策略11.FPGA管腳介紹11.1.電源管腳11.2.配置管腳21.3.普通I/O管腳21.4.時(shí)鐘管腳22.FPGA管腳分配方法32.1.Pin Planner方式32.2.Import Assignments方式32.3.Tcl Scripts方式62.4.項(xiàng)目組統(tǒng)一使用方式83.編寫(xiě)FPGA管腳分配文件93.1.查看PDF格式的原理圖93.2.查看PrjPCB格式的原理圖104.保存FPGA管腳分配文件114.1.Tcl格式或CSV格式114.2.QSF格式114.3.項(xiàng)目組統(tǒng)一使用格式11附錄 管腳類(lèi)型說(shuō)明12III歡迎下載。精品文檔Quartus II中FPGA管腳分配策略1. FPGA管腳介紹FPGA的管腳從使用對(duì)象來(lái)說(shuō)可分為兩大類(lèi):專(zhuān)用管腳和用戶(hù)自定義管腳。一般情況下,專(zhuān)用管腳大概占FPGA管腳數(shù)的20% 30%,剩下的70% 80%為用戶(hù)自定義管腳。從功能上來(lái)說(shuō)可分為電源管腳、配置管腳、時(shí)鐘管腳、普通I/O管腳等。下面以Altera公司的Cyclone IV E系列芯片EP4CE30F23C8為例,如圖1所示,芯片總共包含484個(gè)芯片管腳。圖中不同顏色的區(qū)域代表不同的Bank,整個(gè)芯片主要分為8個(gè)Bank,F(xiàn)PGA的各個(gè)管腳分布在不同的Bank中。其中,三角形標(biāo)記的管腳為電源管腳,正三角表示VCC,倒三角表示GND,三角內(nèi)部的O表示I/O管腳電源,I表示內(nèi)核電源。圓形標(biāo)記的管腳為普通用戶(hù)I/O管腳,可以由用戶(hù)隨意使用。正方形標(biāo)記且內(nèi)部有時(shí)鐘沿符號(hào)的管腳為全局時(shí)鐘管腳。五邊形標(biāo)記的管腳為配置管腳。圖1 Wire Bond1.1. 電源管腳FPGA通常需要兩個(gè)電壓才能運(yùn)行,一個(gè)是內(nèi)核電壓,另一個(gè)是I/O電壓。每個(gè)電壓通過(guò)獨(dú)立的電源管腳來(lái)提供。內(nèi)核電壓是用來(lái)給FPGA內(nèi)部的邏輯門(mén)和觸發(fā)器供電。隨著FPGA的發(fā)展,內(nèi)核電壓從5V、3.3V、2.5V、1.8V到1.5V ,變得越來(lái)越低。I/O電壓用來(lái)給各個(gè)Bank供電,每個(gè)Bank都有獨(dú)立的I/O電壓輸入。一般情況下,內(nèi)核電壓會(huì)比I/O電壓低。圖1中的VCCINT是內(nèi)核電壓管腳,VCCIO是I/O電壓管腳。1.2. 配置管腳每個(gè)FPGA都需要配置管腳,以支持多種配置方式,例如JTAG、從串、從并、主串、主并等。對(duì)于配置管腳的控制信號(hào)來(lái)說(shuō),是專(zhuān)用管腳,不能作為普通的I/O管腳。而其數(shù)據(jù)信號(hào)可以作為普通的I/O管腳使用。圖1中的MSEL為配置模式選擇信號(hào),即選擇AS模式、PS模式或FAST AS模式。MSEL1:0為00表示用AS模式,10表示用PS模式,01表示用FAST AS模式。如果用JTAG模式,MSEL1:0置00,JTAG模式和MSEL無(wú)關(guān),即用JTAG模式時(shí),MSEL會(huì)被忽略,但是因?yàn)镸SEL不能浮空,所以置00。圖1中的TMS、TCK、TDI和TDO為JTAG接口的4根線(xiàn),分別為模式選擇、時(shí)鐘、數(shù)據(jù)輸入和數(shù)據(jù)輸出線(xiàn)。常用的為AS模式和JTAG模式。1.3. 普通I/O管腳FPGA的I/O管腳是FPGA上較為豐富的資源,也是做管腳約束時(shí)最常用的資源。對(duì)于FPGA的普通I/O管腳,可以設(shè)定電平類(lèi)型(TTL、LVTTL、LVCOMS、ECL等)、驅(qū)動(dòng)電流、擺率等參數(shù)。1.4. 時(shí)鐘管腳FPGA內(nèi)部的時(shí)鐘都需要通過(guò)專(zhuān)用時(shí)鐘管腳連接內(nèi)部PLL或者DCM等專(zhuān)用時(shí)鐘處理單元,從而接入內(nèi)部高速時(shí)鐘網(wǎng)絡(luò)。對(duì)于一些外部同步信號(hào)的輸入,如果時(shí)鐘只用于采樣當(dāng)前的同步信號(hào),其時(shí)鐘可以不用連接到專(zhuān)用時(shí)鐘管腳上,即不用接入全局時(shí)鐘網(wǎng)絡(luò),但需要約束其管腳不使用全局時(shí)鐘資源。否者,EDA工具會(huì)報(bào)錯(cuò),提示其作為時(shí)鐘輸入而沒(méi)有接在專(zhuān)用時(shí)鐘管腳上。更多的管腳類(lèi)型說(shuō)明見(jiàn)附錄。2. FPGA管腳分配方法FPGA管腳分配常用的有3種方式,分別為Pin Planner方式、Import Assignments方式和Tcl scripts方式。2.1. Pin Planner方式步驟1:在Quartus II軟件中,選擇“Assignments Pin Planner”,或者按快捷鍵“Ctrl+Shirt+N”,出現(xiàn)如圖2所示的畫(huà)面。圖2 Pin Planner圖2主要包含了7個(gè)選擇項(xiàng),分別為L(zhǎng)ocation、I/O Bank、VREF Group、I/O Standard、Reserved、Current Strength和Slew Rate。Location里可以選擇所需要的芯片管腳,管腳確定后I/O Bank中的Bank數(shù)會(huì)自動(dòng)填充,VREF Group也會(huì)自動(dòng)填充。I/O Standard是每個(gè)Bank對(duì)應(yīng)的電壓標(biāo)準(zhǔn),一個(gè)Bank只能有一種電壓標(biāo)準(zhǔn),一般情況下選擇默認(rèn)值就好。Reserved是對(duì)管腳內(nèi)部的I/O邏輯進(jìn)行約束,有6個(gè)選擇項(xiàng)供選擇,例As SignalProbe output、As bidirectional等。Current Strength是驅(qū)動(dòng)電流強(qiáng)度,一般選擇默認(rèn)值,如果需要驅(qū)動(dòng)大功率的電路,一般在FPGA外圍加驅(qū)動(dòng)電路。Slew Rate是電壓轉(zhuǎn)換速率,跟信號(hào)跳變時(shí)間有關(guān),一般選擇默認(rèn)值。在管腳分配的過(guò)程中,我們主要關(guān)心Location這一選項(xiàng),其他選項(xiàng)采用默認(rèn)值就可。步驟2:在Location中選擇管腳。所有管腳配置完成后關(guān)閉當(dāng)前界面。2.2. Import Assignments方式步驟1:新建一個(gè)txt文件(或csv文件),按圖3格式編寫(xiě)管腳分配內(nèi)容。(編寫(xiě)格式有多種,但這種格式最簡(jiǎn)單。)【注】To和Location兩個(gè)關(guān)鍵字中間有一個(gè)半角逗。圖3 管腳分配格式步驟2:在Quartus II軟件中,選擇“Assignments Import Assignments”,出現(xiàn)如圖4所示的畫(huà)面,導(dǎo)入xxx.txt或者xxx.csv文件。圖4 Import Assginments導(dǎo)入后Quartus II軟件的Message信息欄會(huì)彈出如圖5所示的內(nèi)容,顯示Import Completed,表示文件沒(méi)有語(yǔ)法錯(cuò)誤。圖5 Message步驟3:在Quartus II軟件中,選擇“Assignments Pin Planner”,驗(yàn)證管腳是否分配正確。如圖6所示。圖6 驗(yàn)證管腳是否分配正確常見(jiàn)錯(cuò)誤1:分配的管腳不屬于FPGA芯片。如果分配的管腳不屬于FPGA芯片,在Pin Planner中會(huì)出現(xiàn)如圖7所示的錯(cuò)誤提示,表示管腳PIN_GC21不屬于該FPGA芯片,找不到對(duì)應(yīng)的I/O Bank和VREF Group。圖7 管腳不屬于FPGA若信號(hào)比較多,人工不能發(fā)現(xiàn)存在的錯(cuò)誤,可以通過(guò)Enable Live I/O Check工具檢查I/O分配情況。點(diǎn)擊Pin Planner工具欄中的I/O Check圖標(biāo),如圖8所示。圖8 Enable Live I/O Check執(zhí)行Check后,在Message窗口中會(huì)彈出檢查結(jié)果,如圖9所示,提示PIN_GC21是非法的管腳定義。圖9 Check檢查管腳不屬于FPGA常見(jiàn)錯(cuò)誤2:多個(gè)信號(hào)公用一個(gè)管腳,即分配管腳沖突。如果分配的管腳沖突,通過(guò)肉眼的方式很難發(fā)現(xiàn),通過(guò)Enable Live I/O Check工具可以有效的發(fā)現(xiàn)存在的問(wèn)題,如圖10所示,提示fpga_rst_n定義的管腳G21已經(jīng)被phy_clk50m信號(hào)占用。圖10 Check檢查管腳沖突2.3. Tcl Scripts方式步驟1:在Quartus II軟件中,選擇“Assignments Remove Assignments”,出現(xiàn)如圖11所示的畫(huà)面。此步驟用來(lái)移除已經(jīng)存在的管腳分配內(nèi)容,以確保分配的管腳沒(méi)有因?yàn)楦采w而出現(xiàn)錯(cuò)誤的情況?!咀ⅰ吭趫?zhí)行沒(méi)有管腳分配的新工程中,可跳過(guò)步驟1。圖11 Remove Assignments步驟2:新建一個(gè)tcl文件,按圖12格式編寫(xiě)管腳分配內(nèi)容。注意關(guān)鍵字set_location_assignment和-to的用法。圖12管腳分配格式步驟3:執(zhí)行 xxx.tcl文件。方法1:(1)在Quartus II軟件中,選擇“View Utility Windows Tcl Console”,打開(kāi)Quartus II Tcl Console,如圖13所示。圖13 Tcl Console (2)將tcl文件中的內(nèi)容復(fù)制到Tcl Console對(duì)話(huà)框中,如圖14所示。圖14 執(zhí)行管腳分配語(yǔ)句方法2:(1)將tcl文件添加到工程中,如圖15所示。圖15 添加Tcl文件(2)在Quartus II軟件中,選擇“Tools Tcl Scripts”,出現(xiàn)如圖16所示的畫(huà)面。圖16 Tcl Scripts選擇“Run”,執(zhí)行Tcl文件。步驟4:在Quartus II軟件中,選擇“Assignments Pin Planner”,驗(yàn)證管腳是否分配正確。檢查的方法同Import Assignments方式中的Enable Live I/O Check。2.4. 項(xiàng)目組統(tǒng)一使用方式為了統(tǒng)一代碼風(fēng)格,便于項(xiàng)目管理,F(xiàn)PGA項(xiàng)目組統(tǒng)一使用2.3的Tcl Script方式。在2.3的步驟3中也使用方法2,即添加Tcl文件,而非命令行。3. 編寫(xiě)FPGA管腳分配文件在上文提到的3種管腳分配方法中主要包含了2種文件格式,即txt和tcl。無(wú)論那種格式的文件都是為了闡明信號(hào)與管腳的對(duì)應(yīng)關(guān)系。編寫(xiě)FPGA管腳分配文件的主要任務(wù)就是要快速定位工程TOP文件中各個(gè)信號(hào)與FPGA管腳的對(duì)應(yīng)關(guān)系。通過(guò)2種方式可以定位這種關(guān)系,一種是通過(guò)查看對(duì)外PDF格式的原理圖,另一種是通過(guò)查看PrjPCB格式的原理圖。推薦使用PrjPCB格式的原理圖。3.1. 查看PDF格式的原理圖通過(guò)SVN下載相應(yīng)工程,在工程路徑中可以找到對(duì)應(yīng)的原理圖,如圖17所示。由于PDF格式的原理圖沒(méi)有目錄,如圖18所示,查找各個(gè)模塊比較費(fèi)時(shí)費(fèi)力,所以不推薦這種方式。圖17 原理圖路徑圖18 PDF格式原理圖3.2. 查看PrjPCB格式的原理圖查看原理圖的軟件有多種,我司主要使用Altium Designer軟件。通過(guò)SVN下載相應(yīng)工程,在工程路徑中可以找到對(duì)應(yīng)的原理圖,如圖19所示。圖19 原理圖路徑用AD軟件打開(kāi)圖15中的xxx.PrjPCB文件,打開(kāi)后如圖20所示。左側(cè)文件預(yù)覽窗口羅列了整個(gè)板件各個(gè)模塊的原理圖,最后兩個(gè)EP4CE30F23C8N-1.SchDoc和EP4CE30F23C8N-2.SchDoc就是FPGA部分的原理圖。圖20 PrjPCB格式原理圖通過(guò)快捷鍵“Ctrl+F”可以查看所需要的信號(hào)或管腳,如圖21所示。其中,Text To Find中可以定義需要查看信號(hào)或管腳的名稱(chēng),Sheet Scope中可以定義查看的范圍。圖21 Ctrl+F快捷鍵4. 保存FPGA管腳分配文件使用已有工程時(shí),可能會(huì)找不到相應(yīng)的管腳文件,可以把已經(jīng)綁定好的管腳保存下來(lái),輸出到文件里。保存的文件主要包含3種格式,分別為T(mén)cl格式、CSV格式和QSF格式。其中,Tcl格式只包含已分配管腳信息;CSV格式包含芯片所有管腳信息,包括分配的和未分配的;QSF格式包含已分配管腳信息和芯片信息。4.1. Tcl格式或CSV格式步驟1:在Quartus II軟件中,選擇“Assignments Pin Planner”,打開(kāi)FPGA管腳分配界面,如圖22所示。圖22 管腳分配界面步驟2:在圖13的管腳分配界面中選擇“file Export”,文件可以保存為T(mén)cl格式或者CSV格式(表格格式)。4.2. QSF格式在Quartus II軟件中,選擇“Assignments Export Assignments”,文件保存為qsf格式。4.3. 項(xiàng)目組統(tǒng)一使用格式為了統(tǒng)一代碼風(fēng)格,便于項(xiàng)目管理,F(xiàn)PGA項(xiàng)目組統(tǒng)一使用4.1中的Tcl格式。附錄 管腳類(lèi)型說(shuō)明信號(hào)名稱(chēng)釋義DEV_OEI/O使能腳,在QII中可以使能DEV_OE選項(xiàng)。如果使能了這個(gè)功能,當(dāng)DEV_OE置低時(shí),所有I/O都進(jìn)入三態(tài)。DEV_CLR清零輸入端,在QII中可以使能DEV_CLR選項(xiàng)。如果使能了這個(gè)功能,當(dāng)DEV_CLR置低時(shí),所有的寄存器都會(huì)被清零。DIFF_n差分端口的n端。DIFF_p差分端口的p端。DQ雙向數(shù)據(jù)總線(xiàn)。DQS雙向數(shù)據(jù)控制引腳。CLK_n差分時(shí)鐘信號(hào)n端。CLK_p差分時(shí)鐘信號(hào)p端。Other_PLL鎖相環(huán)。Other dual purpose多用管腳,可以根據(jù)不同的約束實(shí)現(xiàn)不同的功能。MSEL程序加載模式選擇信號(hào)。CONFIG_DONE配置結(jié)束信號(hào)。nCE下載鏈器件使能輸入,連接上一個(gè)器件的nCEO。下載鏈第一個(gè)器件的nCE接地。nCEO下載鏈器件使能輸出。在一條下載鏈中,當(dāng)?shù)?
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