基于FPGA的任意信號(hào)發(fā)生器論文大綱.doc

畢 業(yè) 設(shè) 計(jì)（論 文）大 綱 設(shè)計(jì)(論文)題目： 基于FPGA的任意信號(hào)發(fā)生器的設(shè)計(jì)學(xué)生姓名： 郭定平 學(xué)號(hào)：0721113019 專業(yè)： 電子信息工程 所在學(xué)院： 龍?bào)磳W(xué)院 指導(dǎo)教師： 郭定平 職稱： 講師 2011年 4月 25日基于FPGA的任意信號(hào)發(fā)生器的設(shè)計(jì)畢業(yè)設(shè)計(jì)（論文）說明：本畢業(yè)設(shè)計(jì)基于QUASTUS II平臺(tái)，利用DDS（直接數(shù)字信號(hào)合成）技術(shù)，采用VHDL語言，設(shè)計(jì)一波形信號(hào)發(fā)生器。首先根據(jù)對(duì)各波形的幅度進(jìn)行采樣，獲得各波形的波形數(shù)據(jù)表，然后FPGA芯片EP2C8Q208根據(jù)輸入的時(shí)鐘（頻率可根據(jù)要求可變）作為地址信號(hào)，從FPGA數(shù)據(jù)線上輸出相應(yīng)的波形數(shù)據(jù)，再送入D/A轉(zhuǎn)換芯片進(jìn)行轉(zhuǎn)換為模擬信號(hào)，最后送入濾波電路濾波后輸出。1 緒論主要介紹本課題研究的背景，目的和意義以及EDA技術(shù)的現(xiàn)狀。2 EDA、VHDL簡(jiǎn)介2.1 EDA技術(shù)2.1.1 EDA技術(shù)的概念及范疇EDA技術(shù)是指以計(jì)算機(jī)為工作平臺(tái)，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。利用EDA工具，可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過程在計(jì)算機(jī)上自動(dòng)處理完成。2.1.2 EDA技術(shù)的基本特征EDA的基本特征是：按照“自頂向下”的設(shè)計(jì)方法劃分，然后采用硬件描述語言（HDL）完成系統(tǒng)行為級(jí)設(shè)計(jì)，最后通過綜合器和適配器生成最終的目標(biāo)器件。2.1.3 EDA技術(shù)的發(fā)展與應(yīng)用EDA技術(shù)已有30年的發(fā)展歷程，大致可分為三個(gè)階段： 計(jì)算機(jī)輔助設(shè)計(jì)（CAD）階段，計(jì)算機(jī)輔助工程（CAE）階段，電子系統(tǒng)設(shè)計(jì)自動(dòng)化（EDA）階段。2.2 硬件描述語言VHDL2.2.1 VHDL簡(jiǎn)介VHDL（Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語言）誕生于1982年，目前已經(jīng)成為IEEE（The Institute of Electrical and Electronics Engineers）的一種工業(yè)標(biāo)準(zhǔn)硬件描述語言。2.2.2 VHDL語言的特點(diǎn)VHDL特點(diǎn)是：（1）設(shè)計(jì)技術(shù)齊全，方法靈活；（2）系統(tǒng)硬件描述能力強(qiáng)；（3）VHDL豐富的仿真語句和庫函數(shù)；（4）VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性；（5）可以實(shí)現(xiàn)與工藝無關(guān)的編程；（6）VHDL語言易于移植、共享和重用。2.2.3 用VHDL設(shè)計(jì)電路主要的工作過程和設(shè)計(jì)流程（1）編輯（2）編譯（3）功能仿真（前仿真）（4）邏輯綜合（5）布局、布線（6）后仿真（時(shí)序仿真）3 PLD、Quartus II簡(jiǎn)介3.1可編程邏輯器件PLD3.1.1 PLD簡(jiǎn)介PLD（ProgrammableLogicDevice）是一種由用戶根據(jù)需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。目前使用最廣泛的可編程邏輯器件有兩類：現(xiàn)場(chǎng)可編程門陣列（Field Programmable Gate Array，F(xiàn)PGA）和復(fù)雜可編程邏輯器件（Complex Programmable Logic Device，CPLD）。3.1.2 FPGA的設(shè)計(jì)開發(fā)流程（1）設(shè)計(jì)輸入（2）設(shè)計(jì)綜合（3）仿真驗(yàn)證（4）設(shè)計(jì)實(shí)現(xiàn)（5）時(shí)序分析（6）下載驗(yàn)證3.2 Quartus II基本使用方法3.2.1 Quartus II概述 ALTERA公司的Quartus II開發(fā)軟件根據(jù)設(shè)計(jì)者的需求提供了一個(gè)完整的多平臺(tái)開發(fā)環(huán)境，它包含了整個(gè)可編程邏輯器件設(shè)計(jì)階段的所有解決方案，提供了完整的圖形用戶界面，可以完成可編程片上系統(tǒng)的整個(gè)開發(fā)流程的各個(gè)階段，包括輸入、綜合、仿真等?；赒uartus II軟件工具，設(shè)計(jì)者可以方便地完成數(shù)字系統(tǒng)設(shè)計(jì)的全過程。3.2.2 Quartus II設(shè)計(jì)流程作為第一款從FPGA至掩模器件的完整設(shè)計(jì)工具，ALTERA公司推出的四代可編程邏輯器件集成開發(fā)環(huán)境Quartus II提供了從設(shè)計(jì)輸入到器件編程的全部功能。Quartus II分為綜合工具、仿真工具、實(shí)現(xiàn)工具、輔助設(shè)計(jì)工具和其他工具等，功能強(qiáng)大，界面友好，易于掌握。利用Quartus II開發(fā)工具進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)，可以概括為以下幾個(gè)步驟：設(shè)計(jì)輸入、綜合、布局布線、時(shí)序分析、仿真、編程和配置等，如圖（1）所示。3.2.3應(yīng)用QUASTUS II的VHDL設(shè)計(jì)利用VHDL完成電路設(shè)計(jì)，必須借助 EDA工具綜合器、適配器、時(shí)序仿真器和編碼器等工具進(jìn)行相應(yīng)的處理，才能最終在硬件上得以實(shí)現(xiàn)和測(cè)試。4 數(shù)字系統(tǒng)設(shè)計(jì)4.1 數(shù)字系統(tǒng)的組成數(shù)字系統(tǒng)分為兩個(gè)部分?jǐn)?shù)字處理器和控制器。4.2 現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)方法現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)一般采用自頂向下的設(shè)計(jì)方法。該設(shè)計(jì)方法的具體實(shí)施過程是：（1）進(jìn)行系統(tǒng)級(jí)設(shè)計(jì)（2）將整個(gè)系統(tǒng)劃分成若干個(gè)子系統(tǒng)（3）將各個(gè)子系統(tǒng)劃分為若干功能模塊。5 簡(jiǎn)單任意信號(hào)發(fā)生器的設(shè)計(jì)過程5.1 系統(tǒng)需求分析 設(shè)計(jì)一個(gè)函數(shù)器，能夠以穩(wěn)定的頻率產(chǎn)生遞增斜波、遞減斜波、三角波、梯形波、正弦波和方波。設(shè)置一個(gè)波形選擇開關(guān)，通過此開關(guān)可以選擇以上各種不同種類的輸出函數(shù)波形。系統(tǒng)具有復(fù)位功能。5.2任意信號(hào)發(fā)生器的工作原理描述了本設(shè)計(jì)任意信號(hào)發(fā)生器的工作原理。5.3 各組成模塊及程序任意信號(hào)發(fā)生器由2個(gè)模塊組成，分別為：函數(shù)發(fā)生電路和函數(shù)選擇電路。5.3.1函數(shù)發(fā)生電路模塊給出了函數(shù)發(fā)生模塊的原理框圖，設(shè)計(jì)說明和程序代碼。5.3.2函數(shù)選擇模塊給出了函數(shù)選擇電路模塊的原理框圖，設(shè)計(jì)說明和程序代碼。給出了右邊燈控制模塊的原理框圖，設(shè)計(jì)說明和程序代碼。5.4任意信號(hào)發(fā)生器的VHDL程序?qū)崿F(xiàn)給出了系統(tǒng)的整體設(shè)計(jì)原理框圖，設(shè)計(jì)說明和程序代碼。6 直接數(shù)字頻率合成器6.1 直接數(shù)字合成器簡(jiǎn)介 直接數(shù)字頻率合成器，一般簡(jiǎn)稱DDS（Direct Digital Frequency Synthesis,DDFS）,是從相位概念出發(fā)直接合成所需要波形的一種新的頻率合成技術(shù)。 DDS的工作原理是以數(shù)控振蕩器的方式產(chǎn)生頻率、相位可控制的正弦波。DDS電路包括基準(zhǔn)時(shí)鐘、頻率累加器、相位累加器、幅度/相位轉(zhuǎn)換電路、D/A轉(zhuǎn)換器。頻率累加器對(duì)輸入信號(hào)進(jìn)行累加運(yùn)算，產(chǎn)生頻率控制數(shù)據(jù)（frequency data 或相位步進(jìn)量）。相位累加器由N位累加寄存器級(jí)聯(lián)而成，對(duì)代表頻率的2進(jìn)制碼進(jìn)行累加運(yùn)算，是典型的反饋電路，產(chǎn)生累加結(jié)果。幅度/相位轉(zhuǎn)換電路實(shí)質(zhì)上是一個(gè)波形寄存器，以供查表使用。讀出的數(shù)據(jù)送入D/A轉(zhuǎn)換器和低通濾波器。6.2系統(tǒng)設(shè)計(jì)需求 設(shè)計(jì)一個(gè)正弦信號(hào)波形發(fā)生器。要求該系統(tǒng)的設(shè)計(jì)采用ROM查找表法，要求該系統(tǒng)可以根據(jù)需要對(duì)頻率控制字和相位控制字進(jìn)行相位的設(shè)置，從而產(chǎn)生不同起始相位和頻率的正弦波信號(hào)。6.3 系統(tǒng)設(shè)計(jì)方案6.4主要設(shè)計(jì)模塊及程序6.4.1相位累加器給出了相位累加器的原理框圖，設(shè)計(jì)說明和程序代碼。6.4.2 脈沖產(chǎn)生模塊給出了脈沖產(chǎn)生模塊的原理框圖，設(shè)計(jì)說明和程序代碼。6.4.3 ROM查找表模塊給出了ROM查找表模塊的原理框圖，設(shè)計(jì)說明和程序代碼。6.5 正弦信號(hào)的VHDL程序?qū)崿F(xiàn)給出了系統(tǒng)的整體設(shè)計(jì)原理框圖，設(shè)計(jì)說明和程序代碼。7 系統(tǒng)仿真7.1 簡(jiǎn)單設(shè)計(jì)仿真7.1.1函數(shù)發(fā)生電路模塊的仿真及分析函數(shù)發(fā)生電路模塊由VHDL程序?qū)崿F(xiàn)后，進(jìn)行時(shí)序仿真，并對(duì)仿真圖進(jìn)行仿真分析。7.1.2函數(shù)選擇電路模塊仿真及分析函數(shù)選擇電路模塊由VHDL程序?qū)崿F(xiàn)后，進(jìn)行時(shí)序仿真，并對(duì)仿真圖進(jìn)行仿真分析。7.1.3 整個(gè)系統(tǒng)仿真及分析整