可編程邏輯器件-PL.ppt

可編程邏輯器件PLD,電信系數(shù)字視頻中心 魯放,課程簡介,脈沖與數(shù)字電路為基礎(chǔ)：學(xué)習(xí)了數(shù)字電路的基本設(shè)計(jì)方法。 可編程邏輯器件：面向?qū)嶋H工程應(yīng)用，緊跟技術(shù)發(fā)展，掌握數(shù)字系統(tǒng)新的設(shè)計(jì)方法。 數(shù)字信號處理：后續(xù)課程，應(yīng)用的一個(gè)方面，由FPGA代替DSP來實(shí)現(xiàn)算法，提高系統(tǒng)的速度。,課程宗旨,更新數(shù)字電路的設(shè)計(jì)觀念，建立用PLD器件取代傳統(tǒng)TTL器件設(shè)計(jì)數(shù)字電路的思想 更新數(shù)字系統(tǒng)設(shè)計(jì)手段，學(xué)會使用硬件描述語言（Hardware Description Language）代替?zhèn)鹘y(tǒng)的數(shù)字電路設(shè)計(jì)方法來設(shè)計(jì)數(shù)字系統(tǒng)。,可編程邏輯器件的定義,邏輯器件：用來實(shí)現(xiàn)某種特定邏輯功能的電子器件，最簡單的邏輯器件是與、或、非門（74LS00，74LS04等），在此基礎(chǔ)上可實(shí)現(xiàn)復(fù)雜的時(shí)序和組合邏輯功能。 可編程邏輯器件（PLDProgrammable Logic Device）：器件的功能不是固定不變的，而是可根據(jù)用戶的需要而進(jìn)行改變，即由編程的方法來確定器件的邏輯功能。,課程內(nèi)容,器件為什么能夠編程 了解大規(guī)?？删幊踢壿嬈骷慕Y(jié)構(gòu)及工作原理 怎樣對器件編程 熟悉一種EDA軟件的使用方法（工具） 以Altera公司的MaxPlusII為例 掌握一種硬件描述語言（方法），以設(shè)計(jì)軟件的方式來設(shè)計(jì)硬件（重點(diǎn)） 以VHDL語言為例,教學(xué)安排,理論教學(xué)（12學(xué)時(shí)） 上機(jī)實(shí)踐（20學(xué)時(shí)） 考核方式 實(shí)驗(yàn)成績（實(shí)驗(yàn)報(bào)告） 理論筆試（考試） 上機(jī)考試（上機(jī)操作）,參考書,王金明，數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL，電子工業(yè)出版社。 楊暉，大規(guī)?？删幊踢壿嬈骷c數(shù)字系統(tǒng)設(shè)計(jì)，北京航空航天大學(xué)出版社。 褚振勇，F(xiàn)PGA設(shè)計(jì)及應(yīng)用，西安電子科技大學(xué)出版社。 ,脈沖與數(shù)字電路課程的回顧,布爾函數(shù)數(shù)字系統(tǒng)數(shù)學(xué)基礎(chǔ)（卡諾圖） 數(shù)字電路設(shè)計(jì)的基本方法 組合電路設(shè)計(jì) 問題邏輯關(guān)系真值表化簡邏輯圖 時(shí)序電路設(shè)計(jì) 列出原始狀態(tài)轉(zhuǎn)移圖和表狀態(tài)優(yōu)化狀態(tài)分配觸發(fā)器選型求解方程式邏輯圖,脈沖與數(shù)字電路課程的回顧,使用中、小規(guī)模器件設(shè)計(jì)電路（74、54系列） 編碼器（74LS148） 譯碼器（74LS154） 比較器（74LS85） 計(jì)數(shù)器（74LS193） 移位寄存器（74LS194） ,脈沖與數(shù)字電路課程的回顧,設(shè)計(jì)方法的局限 卡諾圖只適用于輸入比較少的函數(shù)的化簡。 采用“搭積木”的方法的方法進(jìn)行設(shè)計(jì)。必須熟悉各種中小規(guī)模芯片的使用方法，從中挑選最合適的器件，缺乏靈活性。 設(shè)計(jì)系統(tǒng)所需要的芯片種類多，且數(shù)量很大。,脈沖與數(shù)字電路課程的回顧,采用中小規(guī)模器件的局限 電路板面積很大，芯片數(shù)量很多，功耗很大，可靠性低提高芯片的集成度 設(shè)計(jì)比較困難能方便地發(fā)現(xiàn)設(shè)計(jì)錯(cuò)誤 電路修改很麻煩提供方便的修改手段 PLD器件的出現(xiàn)改變了這一切,PLD出現(xiàn)的背景,電路集成度不斷提高 SSIMSILSIVLSI 計(jì)算機(jī)技術(shù)的發(fā)展使EDA技術(shù)得到廣泛應(yīng)用 設(shè)計(jì)方法的發(fā)展 自下而上自上而下 用戶需要設(shè)計(jì)自己需要的專用電路 專用集成電路（ASICApplication Specific Integrated Circuits）開發(fā)周期長，投入大，風(fēng)險(xiǎn)大 可編程器件PLD：開發(fā)周期短，投入小，風(fēng)險(xiǎn)小,PLD器件的優(yōu)點(diǎn),集成度高，可以替代多至幾千塊通用IC芯片 極大減小電路的面積，降低功耗，提高可靠性 具有完善先進(jìn)的開發(fā)工具 提供語言、圖形等設(shè)計(jì)方法，十分靈活 通過仿真工具來驗(yàn)證設(shè)計(jì)的正確性 可以反復(fù)地擦除、編程，方便設(shè)計(jì)的修改和升級 靈活地定義管腳功能，減輕設(shè)計(jì)工作量，縮短系統(tǒng)開發(fā)時(shí)間 保密性好,管腳數(shù)目： 208個(gè) 電源： 3.3V（I/O） 2.5V（內(nèi)核） 速度 250MHz 內(nèi)部資源 4992個(gè)邏輯單元 10萬個(gè)邏輯門 49152 bit的RAM,PLD的發(fā)展趨勢,向高集成度、高速度方向進(jìn)一步發(fā)展 最高集成度已達(dá)到400萬門 向低電壓和低功耗方向發(fā)展，5V3.3V2.5V1.8V更低 內(nèi)嵌多種功能模塊 RAM，ROM，F(xiàn)IFO，DSP，CPU 向數(shù)、?；旌峡删幊谭较虬l(fā)展,大的PLD生產(chǎn)廠家, 最大的PLD供應(yīng)商之一 FPGA的發(fā)明者，最大的PLD供應(yīng)商之一 ISP技術(shù)的發(fā)明者 提供軍品及宇航級產(chǎn)品,PLD器件的分類按集成度,低密度 PROM,EPROM,EEPROM,PAL,PLA,GAL 只能完成較小規(guī)模的邏輯電路 高密度，已經(jīng)有超過400萬門的器件 EPLD ,CPLD,FPGA 可用于設(shè)計(jì)大規(guī)模的數(shù)字系統(tǒng)集成度高，甚至可以做到SOC（System On a Chip）,PLD器件的分類按結(jié)構(gòu)特點(diǎn),基于與或陣列結(jié)構(gòu)的器件陣列型 PROM，EEPROM，PAL，GAL，CPLD CPLD的代表芯片如：Altera的MAX系列 基于門陣列結(jié)構(gòu)的器件單元型 FPGA,PLD器件的分類按編程工藝,熔絲或反熔絲編程器件Actel的FPGA器件 體積小，集成度高，速度高，易加密，抗干擾，耐高溫 只能一次編程，在設(shè)計(jì)初期階段不靈活 SRAM大多數(shù)公司的FPGA器件 可反復(fù)編程，實(shí)現(xiàn)系統(tǒng)功能的動態(tài)重構(gòu) 每次上電需重新下載，實(shí)際應(yīng)用時(shí)需外掛EEPROM用于保存程序 EEPROM大多數(shù)CPLD器件 可反復(fù)編程 不用每次上電重新下載，但相對速度慢，功耗較大,數(shù)字電路的基本組成,任何組合電路都可表示為其所有輸入信號的最小項(xiàng)的和或者最大項(xiàng)的積的形式。 時(shí)序電路包含可記憶器件（觸發(fā)器），其反饋信號和輸入信號通過邏輯關(guān)系再決定輸出信號。,PLD的邏輯符號表示方法,與門,乘積項(xiàng),PROM結(jié)構(gòu),與陣列為全譯碼陣列，器件的規(guī)模將隨著輸入信號數(shù)量n的增加成2n指數(shù)級增長。因此PROM一般只用于數(shù)據(jù)存儲器，不適于實(shí)現(xiàn)邏輯函數(shù)。 EPROM和EEPROM,用PROM實(shí)現(xiàn)組合邏輯電路功能,實(shí)現(xiàn)的函數(shù)為：,固定連接點(diǎn) （與）,編程連接點(diǎn) （或）,PLA結(jié)構(gòu),PLA的內(nèi)部結(jié)構(gòu)在簡單PLD中有最高的靈活性。,PAL結(jié)構(gòu),與陣列可編程使輸入項(xiàng)增多，或陣列固定使器件簡化。 或陣列固定明顯影響了器件編程的靈活性,AnBnCn,AnBn,AnCn,BnCn,用PAL實(shí)現(xiàn)全加器,GAL結(jié)構(gòu),GAL器件與PAL器件的區(qū)別在于用可編程的輸出邏輯宏單元（OLMC）代替固定的或陣列?？梢詫?shí)現(xiàn)時(shí)序電路。,邏輯宏單元,OLMC,GAL器件的OLMC Output Logic Macro Cell,每個(gè)OLMC包含或陣列中的一個(gè)或門 組成： 異或門：控制輸出信號的極性 D觸發(fā)器：適合設(shè)計(jì)時(shí)序電路 4個(gè)多路選擇器,輸出使能選擇,反饋信號選擇,或門控制選擇,輸出選擇,CPLD內(nèi)部結(jié)構(gòu)（Altera的MAX7000S系列）,邏輯陣列模塊,I/O單元,連線資源,邏輯陣列模塊中包含多個(gè)宏單元,宏單元內(nèi)部結(jié)構(gòu),乘積項(xiàng)邏輯陣列,乘積項(xiàng)選擇矩陣,可編程 觸發(fā)器,可編程的I/O單元,能兼容TTL和CMOS多種接口和電壓標(biāo)準(zhǔn) 可配置為輸入、輸出、雙向、集電極開路和三態(tài)等形式 能提供適當(dāng)?shù)尿?qū)動電流 降低功耗，防止過沖和減少電源噪聲 支持多種接口電壓（降低功耗） 1.20.5um,5V 0.35um,3.3V 0.25um,internal 2.5V,I/O3.3V 0.18um,internal 1.8V,I/O2.5V and 3.3V,可編程連線陣列,在各個(gè)邏輯宏單元之間以及邏輯宏單元與I/O單元之間提供信號連接的網(wǎng)絡(luò) CPLD中一般采用固定長度的線段來進(jìn)行連接，因此信號傳輸?shù)难訒r(shí)是固定的，使得時(shí)間性能容易預(yù)測。,FPGA結(jié)構(gòu)原理圖,內(nèi)部結(jié)構(gòu)稱為LCA（Logic Cell Array）由三個(gè)部分組成： 可編程邏輯塊（CLB） 可編程輸入輸出模塊（IOB） 可編程內(nèi)部連線（PIC）,IOB,CLB包含多個(gè)邏輯單元,PIC,LE內(nèi)部結(jié)構(gòu),查找表的基本原理,N個(gè)輸入的邏輯函數(shù)需要2的N次方的容量的SRAM來實(shí)現(xiàn)，一般多個(gè)輸入的查找表采用多個(gè)邏輯塊級連的方式,查找表的基本原理,N個(gè)輸入的邏輯函數(shù)需要2的N次方的容量的SRAM來實(shí)現(xiàn)，一般多于輸入的查找表采用多個(gè)邏輯塊級連的方式,FPGA中的嵌入式陣列（EAB）,可靈活配置的RAM塊 用途 實(shí)現(xiàn)比較復(fù)雜的函數(shù)的查找表，如正弦、余弦等。 可實(shí)現(xiàn)多種存儲器功能，如RAM，ROM，雙口RAM，F(xiàn)IFO，Stack等 靈活配置方法：2568，也可配成5124,內(nèi)部晶體震蕩器,高速反向放大器用于和外部晶體相接，形成內(nèi)部晶體振蕩器。 提供將振蕩波形二分頻成對稱方波的功能。,CPLD與FPGA的區(qū)別,FPGA與CPLD的區(qū)別,FPGA采用SRAM進(jìn)行功能配置，可重復(fù)編程，但系統(tǒng)掉電后，SRAM中的數(shù)據(jù)丟失。因此，需在FPGA外加EPROM，將配置數(shù)據(jù)寫入其中，系統(tǒng)每次上電自動將數(shù)據(jù)引入SRAM中。CPLD器件一般采用EEPROM存儲技術(shù)，可重復(fù)編程，并且系統(tǒng)掉電后，EEPROM中的數(shù)據(jù)不會丟失，適于數(shù)據(jù)的保密。,FPGA與CPLD的區(qū)別,FPGA器件含有豐富的觸發(fā)器資源，易于實(shí)現(xiàn)時(shí)序邏輯，如果要求實(shí)現(xiàn)較復(fù)雜的組合電路則需要幾個(gè)CLB結(jié)合起來實(shí)現(xiàn)。CPLD的與或陣列結(jié)構(gòu)，使其適于實(shí)現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對較少。,FPGA與CPLD的區(qū)別,FPGA為細(xì)粒度結(jié)構(gòu)，CPLD為粗粒度結(jié)構(gòu)。FPGA內(nèi)部有豐富連線資源，CLB分塊較小，芯片的利用率較高。CPLD的宏單元的與或陣列較大，通常不能完全被應(yīng)用，且宏單元之間主要通過高速數(shù)據(jù)通道連接，其容量有限，限制了器件的靈活布線，因此CPLD利用率較FPGA器件低。,FPGA與CPLD的區(qū)別,FPGA為非連續(xù)式布線，CPLD為連續(xù)式布線。FPGA器件在每次編程時(shí)實(shí)現(xiàn)的邏輯功能一樣，但走的路線不同，因此延時(shí)不易控制，要求開發(fā)軟件允許工程師對關(guān)鍵的路線給予限制。CPLD每次布線路徑一樣，CPLD的連續(xù)式互連結(jié)構(gòu)利用具有同樣長度的一些金屬線實(shí)現(xiàn)邏輯單元之間的互連。連續(xù)式互連結(jié)構(gòu)消除了分段式互連結(jié)構(gòu)在定時(shí)上的差異，并在邏輯單元之間提供快速且具有固定延時(shí)的通路。CPLD的延時(shí)較小。,PLD器件的命名與選型,EPM7 128 S L C 8410 EPM7：產(chǎn)品系列為EPM7000系列 128：有128個(gè)邏輯宏單元 S：電壓為5V，AE為3.3V，B為2.5V L：封裝為PLCC，Q代表PQFP等 C：商業(yè)級（Commercial）070度， I：工業(yè)級（Industry），4085度 M：軍品級（Military），55125度 84：管腳數(shù)目 10：速度級別,管腳的定義,特殊功能的管腳 電源腳VCC和GND，VCC一般分為VCCINT和VCCIO兩種 JTAG管腳：實(shí)現(xiàn)在線編程和邊界掃描 配置管腳（FPGA）：用于由EEPROM配置芯片 信號管腳 專用輸入管腳：全局時(shí)鐘、復(fù)位、置位 可隨意配置其功能為：輸入、輸出、雙向、三態(tài),PLD的設(shè)計(jì)步驟,設(shè)計(jì)輸入,原理圖輸入 使用元件符號和連線等描述 比較直觀，但設(shè)計(jì)大規(guī)模的數(shù)字系統(tǒng)時(shí)則顯得繁瑣 HDL語言輸入 邏輯描述功能強(qiáng) 成為國際標(biāo)準(zhǔn)，便于移植 原理圖與HDL的聯(lián)系與高級語言與匯編語言類似,設(shè)計(jì)處理,綜合和優(yōu)化 優(yōu)化：將邏輯化簡，去除冗余項(xiàng)，減少設(shè)計(jì)所耗用的資源 綜合：將模塊化層次化設(shè)計(jì)的多個(gè)文件合并為一個(gè)網(wǎng)表，使設(shè)計(jì)層次平面化 映射 把設(shè)計(jì)分為多個(gè)適合特定器件內(nèi)部邏輯資源實(shí)現(xiàn)的邏輯小塊的形式 布局與布線 將已分割的邏輯小塊放到器件內(nèi)部邏輯資源的具體位置并利用布線資源完成各功能塊之間的連接 生成編程文件 生成可供器件編程使用的數(shù)據(jù)文件,模擬仿真,功能仿真 不考慮信號傳輸和器件的延時(shí) 時(shí)序仿真 不同器件的內(nèi)部延時(shí)不一樣，不同的布局、布線延時(shí)也會有比較大的不同 在線驗(yàn)證 利用實(shí)現(xiàn)手段測試器件