微軟用戶-第四章常用組合邏輯功能器.ppt

第四章 常用組合邏輯功能器件,4.1 編碼器 4.2 譯碼器/數(shù)據(jù)分配器 4.3 數(shù)據(jù)選擇器 4.4 數(shù)值比較器 4.5 算術(shù)邏輯電路 4.6 CAD例題,4.1 編碼器,編碼器的基本概念及工作原理 編碼將特定含義的輸入信號（文字、數(shù)字、符號）轉(zhuǎn)換成二進制代碼的過程. 能夠?qū)崿F(xiàn)編碼功能的數(shù)字電路稱為編碼器。 一般而言，N個不同的信號，至少需要n位二進制數(shù)編碼。 N和n之間滿足下列關(guān)系: 2nN,常見的編碼器有8線-3線（有8個輸入端，3個輸出端），16線4線（16個輸入端，4個輸出端）等等。 例1：設(shè)計一個8線-3線的編碼器 解： （1）確定輸入輸出變量個數(shù):由題意知輸入為I0I78個，輸出為A1、A2 、A3。 （2）編碼表見下表：（輸入為高電平有效）,一、二進制編碼器：,(3)由真值表寫出各輸出的邏輯表達式為：,用門電路實現(xiàn)邏輯電路：,二，非二進制編碼器（以二十進制編碼器為例）,二-十進制編碼器是指用四位二進制代碼表示一位十進制數(shù)的編碼電路（輸入10個互斥的數(shù)碼，輸出4位二進制代碼）,1、BCD碼：常用的幾種BCD碼 8421碼、5421碼、2421碼、余三碼. 2、10線4線編碼器,例2：設(shè)計一個8421 BCD碼編碼器 解： 輸入信號I0I9代表09共10個十進制信號，輸出信號為Y0Y3相應(yīng)二進制代碼. 列編碼表,該編碼器為8421BCD碼的編碼器，當I8和I9為1時， Y3為1，前頁所示真值表并非完全的真值表。 如果要化簡，可以列出所有最小項的值，后面的全 為無關(guān)項。,三、優(yōu)先編碼器：是指當多個輸入同時有信號時，電路只對其中優(yōu)先級別最高的信號進行編碼。 例 3 電話室有三種電話， 按由高到低優(yōu)先級排序依次是火警電話，急救電話，工作電話，要求電話編碼依次為00、01、10。試設(shè)計電話編碼控制電路。,解：,（）根據(jù)題意知，同一時間電話室只能處理一部電話，假如用A、B、C分別代表火警、 急救、工作三種電話，設(shè)電話鈴響用1表示，鈴沒響用0表示。當優(yōu)先級別高的信號有效時，低級別的則不起作用，這時用表示； 用Y1, Y2表示輸出編碼。,（） 列真值表: 真值表如表所示。,表3 例3的真值表,（） 寫邏輯表達式,（） 畫優(yōu)先編碼器邏輯圖如圖3所示。,圖3 例3的優(yōu)先編碼邏輯圖,在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單方面排斥的特性。,74LS148的符號圖和管腳圖,74LS148 功 能 表,優(yōu)先編碼器74LS148的應(yīng)用 74LS148編碼器的應(yīng)用是非常廣泛的。 例如，常用計算機鍵盤，其內(nèi)部就是一個字符編碼器。它將鍵盤上的大、小寫英文字母和數(shù)字及符號還包括一些功能鍵（回車、空格）等編成一系列的七位二進制數(shù)碼，送到計算機的中央處理單元CPU，然后再進行處理、存儲、輸出到顯示器或打印機上。 還可以用74LS148編碼器監(jiān)控爐罐的溫度，若其中任何一個爐溫超過標準溫度或低于標準溫度， 則檢測傳感器輸出一個0電平到74LS148編碼器的輸入端， 編碼器編碼后輸出三位二進制代碼到微處理器進行控制。,4.2 譯碼器/數(shù)據(jù)分配器,4.2.1 譯碼器的基本概念及工作原理 譯碼：編碼的逆過程，即將輸入代碼“翻譯”成特定的輸出信號。 譯碼器：實現(xiàn)譯碼功能的數(shù)字電路。 分類:唯一地址譯碼器和代碼變換器。 唯一地址譯碼器：代碼與有效信號一一對應(yīng) 代碼變換器：代碼間的相互轉(zhuǎn)換 其他分類:變量譯碼器和顯示譯碼器。,4.2.2 集成電路譯碼器,1、二進制譯碼器：輸入端為n個，則輸出端為2n個，且對應(yīng)于輸入代碼的每一種狀態(tài)，2n個輸出中只有一個為1（或為0），其余全為0（或為1）,2線4線譯碼器 3線8線譯碼器 4線16線譯碼器,例：用與非門設(shè)計3線8線譯碼器,解：（1）列出譯碼表：,（2）寫出各輸出函數(shù)表達式：,（3）畫出邏輯電路圖：,集成二進制譯碼器74LS138（3線-8線譯碼器）,功能表如下：,其中,使能端 的作用,譯碼功能,功能表_電平,74LS138最小項譯碼器的電路結(jié)構(gòu),D7 D6 D5 D4 D3 D2 D1 D0,B2 B1 B 0,輸入 緩沖門,3線/8線譯碼器,8個譯碼門,G1,3個 使能端,譯碼器的擴展,用兩片74LS138擴展為4線16線譯碼器,當A3=0時，低位片74LS138(1)工作，對輸入A2、A1、A0進行譯碼，還原出Y0Y7，則高位禁止工作；當A3=1時，高位片74LS138(2)工作，還原出YY5，而低位片禁止工作。,2、二-十進制譯碼器 集成8421 BCD碼譯碼器74LS42,譯碼器的應(yīng)用,（1）實現(xiàn)邏輯函數(shù),由于譯碼器的每個輸出端分別與一個最小項相對應(yīng)，因此輔以適當?shù)拈T電路，便可實現(xiàn)任何組合邏輯函數(shù)。 例1 試用譯碼器和門電路實現(xiàn)邏輯函數(shù),解：,（1）將邏輯函數(shù)轉(zhuǎn)換成最小項表達式，再轉(zhuǎn)換成與非與非形式。,=m3+m5+m6+m7,=,（2）該函數(shù)有三個變量，所以選用3線8線譯碼器74LS138。 用一片74LS138加一個與非門就可實現(xiàn)邏輯函數(shù)Y，邏輯圖如圖1所示。,例題,教材137頁 例4.2.1 用一個3線-8線譯碼器實現(xiàn)函數(shù) F=XYZ+XYZ+XYZ+XYZ F=XYZ+XYZ+XYZ,3、顯示譯碼器:,按顯示方式分:有字型重疊式、點陣式、分段式等。,按發(fā)光物質(zhì)分:有半導(dǎo)體顯示器（又稱發(fā)光二極管(LED)顯示器）、熒光顯示器、液晶顯示器、氣體放電管顯示器等,它通常由譯碼器、驅(qū)動器和顯示器等部分組成,1七段數(shù)字顯示器原理,按內(nèi)部連接方式不同，七段數(shù)字顯示器分為共陰極和共陽極兩種,圖 2半導(dǎo)體顯示器（a） 管腳排列圖; (b) 共陰極接線圖; (c) 共陽級接線圖,圖 3 七段數(shù)字顯示器發(fā)光段組合圖,2七段顯示譯碼器74LS48,圖 4 74LS48的管腳排列圖,74LS48顯示譯碼器的功能表,4.2.3 數(shù)據(jù)分配器,數(shù)據(jù)分配 將一個數(shù)據(jù)源來的數(shù)據(jù)根據(jù)需要送到多個不同的通道上 數(shù)據(jù)分配器 實現(xiàn)數(shù)據(jù)分配功能的邏輯電路 可以用唯一地址譯碼器實現(xiàn) 3-8譯碼器實現(xiàn)數(shù)據(jù)分配 參考教材,4.3 數(shù)據(jù)選擇器,一、 數(shù)據(jù)選擇器的基本概念及工作原理 數(shù)據(jù)選擇器根據(jù)地址選擇碼從多路輸入數(shù)據(jù)中選擇一路，送到輸出。,例：四選一數(shù)據(jù)選擇器,根據(jù)功能表，可寫出輸出邏輯表達式：,由邏輯表達式畫出邏輯圖：,二、集成數(shù)據(jù)選擇器,集成數(shù)據(jù)選擇器74151（8選1數(shù)據(jù)選擇器）,三、數(shù)據(jù)選擇器的應(yīng)用,1數(shù)據(jù)選擇器的通道擴展 用兩片74151組成 “16選1”數(shù)據(jù)選擇器,2實現(xiàn)組合邏輯函數(shù),（1）當邏輯函數(shù)的變量個數(shù)和數(shù)據(jù)選擇器的地址輸入變量個數(shù)相同時，可直接用數(shù)據(jù)選擇器來實現(xiàn)邏輯函數(shù)。 例4.3.1 試用8選1數(shù)據(jù)選擇器74151實現(xiàn)邏輯函數(shù)：L=AB+BC+AC,解：將邏輯函數(shù)轉(zhuǎn)換成 最小項表達式：,=m3+m5+m6+m7 畫出連線圖。,（2）當邏輯函數(shù)的變量個數(shù)大于數(shù)據(jù)選擇器的地址輸入變量個數(shù)時。 例4.3.2 試用4選1數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)：,解：將A、B接到地址輸入端，C加到適當?shù)臄?shù)據(jù)輸入端。作出邏輯函數(shù)L的真值表，根據(jù)真值表畫出連線圖。,4.4 數(shù)值比較器,一、1位數(shù)值比較器,1、真值表,2、輸出邏輯表達式,二、多位數(shù)值比較器,常用多位數(shù)值比較器有74LS85，它能進行兩個4位二進制數(shù)的比較。,電路結(jié)構(gòu)不同，擴展端的用法就可能不同，使用時應(yīng)加以注意。,3、邏輯圖,不進行片接時，其擴展端接,1,0,0,1,0,0,1,0,0,1,0,0,Y(A=B),A B,0 0,0 1,1 0,1 1,74LS85,A,B,4.5 算術(shù)運算電路,4.5.1 加法器的基本概念及工作原理,加法器實現(xiàn)兩個二進制數(shù)的加法運算,1半加器只能進行本位加數(shù)、被加數(shù)的加法運算而不考慮低位進位。,列出半加器的真值表：,由真值表直接寫出表達式:,畫出邏輯電路圖。,如果想用與非門組成半加器，則將上式用代數(shù)法變換成與非形式：,由此畫出用與非門組成的半加器和邏輯符號,2全加器能同時進行本位數(shù)和相鄰低位的進位信號的加法運算,和,分別是被加數(shù)和加數(shù)，,為相鄰低位的進位，,為本位的和，,為本位的進位。,由真值表直接寫出邏輯表達式，再經(jīng)代數(shù)法化簡和轉(zhuǎn)換得：,根據(jù)邏輯表達式畫出全加器的邏輯電路圖：,4.5.2 多位數(shù)加法器,1、4位串行進位加法器,由圖可以看出多位加法器是將低位全加器的進位輸出CO接到高位的進位輸入CI.因此，任一位的加法運算必須在低一位的運算完成之后才能進行，這種方式稱為串行進位。這種加法器的邏輯電路比較簡單，但它的運算速度不高。為此，可采用超前進位的加法器，使每位的進位只由加數(shù)和被加數(shù)決定，而與低位的進位無關(guān)。,2、超前進位集成4位加法器74LS283,由于串行進位加法器的速度受到進位信號的限制，設(shè)計了一種多位數(shù)超前進位加法邏輯電路，該邏輯電路每位的進位只由加數(shù)和被加數(shù)決定，即與低位的進位無關(guān)。,分 析,由上述公式，設(shè)Gi=AiBi，Pi= Ai=Bi=1時，Gi（產(chǎn)生變量）=1產(chǎn)生進位。 Pi（傳輸變量）=1時，AiBi=0，Ci=Ci-1，低位進位會傳送到高位進位端。 參看教材，最后推導(dǎo)出所有進位的值與Ci無關(guān),3、超前進位產(chǎn)生器74182,當位數(shù)增加時，超進位邏輯電路就會越復(fù)雜，為此設(shè)計了專門的超前進位產(chǎn)生器，用于多個超前進位產(chǎn)生器連接，由此擴充位數(shù)且簡化邏輯電路。,4.5.3 減法運算,同加法電路，由減法器實現(xiàn)減法運算。 半減器和全減器設(shè)計方法與步驟如加法器 為了減化系統(tǒng)結(jié)構(gòu)，一般不設(shè)計減法器，而用加法器將加法運算變?yōu)闇p法運算 反碼和補碼 原碼 反碼 補碼,由加補碼完成減法運算,A-B=A+B補-2n= A+B反-2n AB，結(jié)果即為原碼 AB，結(jié)果為補碼,4.5.4 集成算術(shù)/邏輯單元 ALU,ALU能完成一系列的算術(shù)運算和邏輯運算 74LS381 4位 16位全超前進位進位ALU 4片4位的ALU74LS381級聯(lián)而成,常用組合邏輯電路的應(yīng)用,一、譯碼器的應(yīng)用,1、用譯碼器作數(shù)據(jù)分配器,例如用2線4線譯碼器作數(shù)據(jù)分配器：,A1A0端：地址碼輸入端,1 0,1 1 1 1,1 0 1 1,1 0 1 1,1 1 1 1,0 0,0 1,1 0,1 1,A1 A0,地址碼,輸出,1,0,1,0,例如：令地址碼A1A0=10,功能表,D,2、用譯碼器產(chǎn)生任意邏輯函數(shù),n線2n線的譯碼器，可產(chǎn)生不多于n個變量的任意邏輯函數(shù)。,1）方法步驟,2）注意,控制端的條件要滿足。,函數(shù)變量的權(quán)位應(yīng)與所用譯碼器輸入代碼的權(quán)位相對應(yīng)；,所用譯碼器輸出1有效時，輸出端應(yīng)附加或門；,把原函數(shù)化為最小項之和形式；,根據(jù)函數(shù)的變量數(shù) n ， 確定用n線2n線譯碼器；,所用譯碼器輸出0有效時，輸出端應(yīng)附加與非門。,假設(shè)用圖示輸出1有效的 3線8線譯碼器產(chǎn)生此函數(shù)，,則應(yīng)將Z式變?yōu)槿缦滦问剑?如果用輸出0有效的3線8線譯碼器74LS138產(chǎn)生此函數(shù)，,解：,Z,A,B,C,1,譯碼器輸出端附加或門即可。,則應(yīng)將Z式變?yōu)槿缦滦问剑?譯碼器輸出端附加與非門即可。,=m0