電子電工學(xué)第09章.ppt

2008.2,第 9 章,觸發(fā)器和 時序邏輯電路,教學(xué)基本要求,掌握RS觸發(fā)器、JK觸發(fā)器、D觸發(fā)器的邏輯功能。 理解寄存和移位寄存器的工作原理 理解二進(jìn)制計數(shù)器、二十進(jìn)制計數(shù)器的工作原理。 了解集成定時器的工作原理。了解用集成定時器組成的單穩(wěn)觸發(fā)器、多諧振蕩器的工作原理 一般了解可編程邏輯陣列 本章講授學(xué)時6學(xué)時，課外學(xué)時18學(xué)時,主要內(nèi)容,雙穩(wěn)態(tài)觸發(fā)器 時序邏輯電路 集成555定時器 可編程邏輯器件 本章小結(jié),雙穩(wěn)態(tài)觸發(fā)器,概述 基本R-S觸發(fā)器 同步R-S觸發(fā)器 J-K觸發(fā)器 D觸發(fā)器 T觸發(fā)器和T觸發(fā)器 觸發(fā)器邏輯功能的轉(zhuǎn)換,概述（1）,什么是雙穩(wěn)態(tài)觸發(fā)器？,雙穩(wěn)態(tài)觸發(fā)器是具有兩個穩(wěn)定狀態(tài)(1狀態(tài)和0狀態(tài))的電路。電路的特點(diǎn)是：在外加輸入信號的作用下，該電路可以由一種穩(wěn)定狀態(tài)翻轉(zhuǎn)（轉(zhuǎn)換）為另一種穩(wěn)定狀態(tài),當(dāng)外加輸入信號消失后，電路能保持翻轉(zhuǎn)后的狀態(tài)不變，因此,電路可以在兩個穩(wěn)定狀態(tài)的任意一個狀態(tài)下穩(wěn)定工作。保持翻轉(zhuǎn)后的輸出狀態(tài)而穩(wěn)定工作表明電路具有記憶當(dāng)前工作狀態(tài)的能力，所以，我們稱輸入信號為觸發(fā)信號，將電路稱為雙穩(wěn)態(tài)觸發(fā)器，簡稱觸發(fā)器。,概述（2）,討論雙穩(wěn)態(tài)觸發(fā)器的目的,因此我們需要尋找新的、滿足系統(tǒng)要求的電路結(jié)構(gòu)具有記憶功能的雙穩(wěn)態(tài)觸發(fā)器電路。,在門電路及其組合邏輯電路中，它的輸出變量的狀態(tài)完全取決于當(dāng)時的輸入變量的組合狀態(tài)來，而與電路的原來狀態(tài)無關(guān)，也就是說，組合邏輯電路不具有記憶功能不能滿足數(shù)字系統(tǒng)的需要。,在數(shù)字系統(tǒng)中，常常要求電路能實(shí)現(xiàn)按一定程序進(jìn)行運(yùn)算和操作，這不僅取決電路當(dāng)時的輸入，也與電路在輸入信號加入前的狀態(tài)有關(guān)，因此，需要電路具有記憶功能記憶原來已經(jīng)存在的輸出狀態(tài)。,概述（3）,雙穩(wěn)態(tài)觸發(fā)器的類型,常見的雙穩(wěn)態(tài)觸發(fā)器有： 基本R-S觸發(fā)器 同步R-S觸發(fā)器 J-K觸發(fā)器 D觸發(fā)器 T觸發(fā)器和T觸發(fā)器,基本R-S觸發(fā)器(1),電路的組成,基本RS觸發(fā)器由兩個與非門組成。兩個與非門各有一個輸出端和輸入端交叉連接，形成反饋.,輸入端,輸出端,基本R-S觸發(fā)器(2),工作原理,* 輸入端,（此時輸出端可能Q=1，也可能Q=0）,此后即使輸入全變?yōu)?，輸出也不改變,* 輸入端,此后即使輸入全變?yōu)?，輸出也不改變,（此時輸出端可能Q=1，也可能Q=0）,* 輸出端,* 輸出端,基本R-S觸發(fā)器(3),工作原理,* 輸入端,結(jié)果,保持不變,此時輸出端如果,保持,1 1,0 1,1 0,1 0,此時輸出端如果,0 1,基本R-S觸發(fā)器(4),工作原理,* 輸入端,這時，如果兩個輸入端同時變?yōu)?即,此時與門A、B均有一個輸入端為0，故。它們均關(guān)閉，輸出,則兩個與門都將由關(guān)閉轉(zhuǎn)為開通,并使輸出由1向0轉(zhuǎn)換，如果A門的速度快，則Q=1，反之，則Q=0。也就是說,當(dāng)兩個輸入端同時由0變?yōu)?時，觸發(fā)器的輸出狀態(tài)不確定。,不定,保持,基本R-S觸發(fā)器(5),R-S觸發(fā)器的邏輯狀態(tài)表,不定,保持,基本R-S觸發(fā)器(6),R-S觸發(fā)器邏輯關(guān)系總結(jié),（1）觸發(fā)器的狀態(tài)： 觸發(fā)器的輸出有兩個穩(wěn)定狀態(tài),觸發(fā)器處于1狀態(tài)。,觸發(fā)器處于0狀態(tài)。,（2）觸發(fā)器的置位：,置0,置1,基本R-S觸發(fā)器(7),R-S觸發(fā)器邏輯關(guān)系總結(jié),（3）觸發(fā)器的記憶,（4）觸發(fā)器的翻轉(zhuǎn)條件,觸發(fā)器在任一時刻的輸出不僅與當(dāng)時的輸入有關(guān)，而且還與電路原來的狀態(tài)有關(guān)。,用狀態(tài)表表示輸入和輸出間的邏輯關(guān)系時，必須考慮觸發(fā)器原來的輸出狀態(tài)。由這樣得出的狀態(tài)表稱為邏輯狀態(tài)轉(zhuǎn)換表。表中用Qn表示原來的輸出狀態(tài)，稱為原態(tài)，用Qn+1表示觸發(fā)器的下一個輸出狀態(tài)，稱為次態(tài)。,觸發(fā)器在外加輸入信號的作用下，輸出狀態(tài)發(fā)生變化。此后，若輸入信號除去，觸發(fā)器能保持翻轉(zhuǎn)后的狀態(tài)不變，即能閂鎖在翻轉(zhuǎn)后的0狀態(tài)或1狀態(tài)，這就是觸發(fā)器的記憶功能。,基本R-S觸發(fā)器(8),R-S觸發(fā)器邏輯關(guān)系總結(jié),RS觸發(fā)器也可由或非門組成，除非特別指出，本書都采用與非門構(gòu)成,同步R-S觸發(fā)器(1),構(gòu)成思路：,基本RS觸發(fā)器的缺點(diǎn)在于：輸入端的信號一旦發(fā)生變化，輸出隨之發(fā)生變化，而無法在時間上加以控制。而在實(shí)際使用中，我們總是希望觸發(fā)器的輸出能由我們來控制。即用一脈沖信號作為開關(guān)信號，當(dāng)脈沖信號出現(xiàn)時，觸發(fā)器才能夠翻轉(zhuǎn)，翻轉(zhuǎn)后的輸出狀態(tài)仍然取決于輸入端電平的高低；在沒有脈沖信號時，即使輸入信號發(fā)生變化，輸出狀態(tài)也不改變。,同步R-S觸發(fā)器(1),構(gòu)成思路：,根據(jù)這一思想，我們把兩個起控制作用的與非門C和D按圖示方式與基本RS觸發(fā)器相連，構(gòu)成同步RS觸發(fā)器。,R、S數(shù)據(jù)輸入端,CP時鐘脈沖輸入端,同步R-S觸發(fā)器(2),電路的特點(diǎn),所謂同步，就是指觸發(fā)器狀態(tài)的改變只發(fā)生在時鐘脈沖CP出現(xiàn)的時刻，即數(shù)字系統(tǒng)中的各個觸發(fā)器受同一個時鐘脈沖的控制而步調(diào)一致的工作。,同步R-S觸發(fā)器(3),同步RS觸發(fā)器的直接置位,直接置0輸入端,直接置1輸入端,它們不受時鐘脈沖的同步控制，所以也稱為異步輸入端。在不需要對觸發(fā)器直接置0或置1時，應(yīng)使它們處于高電位。,同步R-S觸發(fā)器(4),同步RS觸發(fā)器的鐘控工作原理,設(shè)：觸發(fā)器的初始狀態(tài)為：,CP=0時,觸發(fā)器保持原態(tài),0,1,CP=1時,CP Qn R S Qn+1,1 1 1 1 1 1 11,0,1,0,1,1,0,同步R-S觸發(fā)器(5),同步RS觸發(fā)器的鐘控工作原理,由以上分析可見列出同步RS出發(fā)器的邏輯狀態(tài)表為:,同步R-S觸發(fā)器(6),同步RS觸發(fā)器的鐘控工作原理,于是可寫出邏輯關(guān)系表達(dá)式,如果在時鐘脈沖的上升沿時，R=S=1，將會使C、D門同時輸出0，導(dǎo)致上面的基本RS觸發(fā)器出現(xiàn)RD SD同時為0的情況，這時，觸發(fā)器的輸出狀態(tài)將為不定。所以，使用時，不允許出現(xiàn)R=S=1的情況。,同步R-S觸發(fā)器(7),同步R-S觸發(fā)器存在的問題空翻現(xiàn)象,觸發(fā)器的主要用途之一就是計數(shù)，處于計數(shù)狀態(tài)的觸發(fā)器，每來一個計數(shù)脈沖，其狀態(tài)就應(yīng)該改變一次。,右圖為接成計數(shù)器的同步R-S觸發(fā)器,工作情況分析,設(shè)每個與非門的平均傳輸延遲時間為tpd。且設(shè)觸發(fā)器的現(xiàn)在狀態(tài)為0狀態(tài)（即：Q=0，Q=1），經(jīng)技術(shù)鑒定，當(dāng)CP=1時，經(jīng)2tpd以后，Q由0變成1，再經(jīng)過1tpd以后，Q由1變成0。即Qn+1=1。也就是說，要同步RS出發(fā)器能可靠的翻轉(zhuǎn)，時鐘脈沖的寬度必須大于3tpd。,同步R-S觸發(fā)器(8),同步RS觸發(fā)器存在的問題空翻現(xiàn)象,但是，當(dāng)CP脈沖的寬度大于3tpd后，再經(jīng)過3tpd觸發(fā)器又會翻轉(zhuǎn)回到原來的0狀態(tài)。顯然，當(dāng)CP脈沖的持續(xù)時間較長，觸發(fā)器就會不停的多次翻轉(zhuǎn)，達(dá)不到計數(shù)的目的，這就是所謂的“空翻”現(xiàn)象。這個問題限制了同步RS觸發(fā)器在實(shí)際工作中的應(yīng)用。,改進(jìn)措施,對電路的結(jié)構(gòu)進(jìn)行了改造，形成主從結(jié)構(gòu)和邊沿觸發(fā)結(jié)構(gòu)的觸發(fā)器，以提高電路的抗干擾能力和克服空翻的產(chǎn)生。,J-K觸發(fā)器(1),電路的組成,JK觸發(fā)器由兩個基本R-S組成，兩個觸發(fā)器的時鐘脈沖通過一個非門聯(lián)系起來。工作時，時鐘脈沖的上升沿先使下面的觸發(fā)器（主觸發(fā)器）翻轉(zhuǎn)，而后其下降沿使上面的觸發(fā)器（從觸發(fā)器）翻轉(zhuǎn)，這種工作方式的觸發(fā)器稱為主從型結(jié)構(gòu)JK觸發(fā)器。,邏輯符號,J-K觸發(fā)器(2),工作情況分析,在CP脈沖到來之后，即CP=1時，由于非門輸出為“0”，根據(jù)同步R-S觸發(fā)器的工作原理，從觸發(fā)器的輸出不變。至于主觸發(fā)器的狀態(tài)是否改變，要看從觸發(fā)器的現(xiàn)在狀態(tài)和J、K輸入端的狀態(tài)而定。,J-K觸發(fā)器(3),工作情況分析,當(dāng)CP從“1”變?yōu)椤?”時，主觸發(fā)器的狀態(tài)不變，這時，因?yàn)榉情T輸出為1，主觸發(fā)器的輸出信號送到從觸發(fā)器，使從觸發(fā)器的輸出與主觸發(fā)器相同。,可見，在下一個CP脈沖的下降沿到來之前，JK觸發(fā)器的狀態(tài)將保持不變，這就從根本上解決了“空翻”的問題。,J-K觸發(fā)器(4),主從型JK觸發(fā)器的邏輯功能分析,設(shè)在CP脈沖到來之前，觸發(fā)器處于0狀態(tài),*當(dāng)J=1，K=1時：,因?yàn)?所以，CP脈沖到來后，即CP=1時，主觸發(fā)器的S=1，R=0故，主觸發(fā)器翻轉(zhuǎn)為1狀態(tài)。,當(dāng)CP脈沖由“1”變?yōu)椤?”時，從觸發(fā)器也翻轉(zhuǎn)為1狀態(tài)。,J-K觸發(fā)器(5),主從型JK觸發(fā)器的邏輯功能分析,反之。設(shè)觸發(fā)器的初始狀態(tài)為“1”態(tài),*當(dāng)J=1，K=1時：,因?yàn)?所以，CP脈沖到來后，即CP=1時，主觸發(fā)器的S=0，R=1故，主觸發(fā)器翻轉(zhuǎn)為0狀態(tài)。,當(dāng)CP脈沖由“1”變?yōu)椤?”時，從觸發(fā)器也翻轉(zhuǎn)為1狀態(tài)。,可見：JK觸發(fā)器在J=K=1的情況下，來一個脈沖，狀態(tài)翻轉(zhuǎn)一次，具有計數(shù)的功能。,J-K觸發(fā)器(6),主從型JK觸發(fā)器的邏輯功能分析,設(shè)觸發(fā)器的初始狀態(tài)為“0”態(tài),*當(dāng)J=0，K=0時：,因?yàn)?在CP脈沖到來時，主觸發(fā)器的狀態(tài)不變，故在CP的下降沿到來時，從觸發(fā)器也保持不變。反之亦然。,因此，在J=K=0時，時鐘脈沖過后，觸發(fā)器保持原來狀態(tài)不變。,J-K觸發(fā)器(7),主從型JK觸發(fā)器的邏輯功能分析,設(shè)觸發(fā)器的初始狀態(tài)為“0”態(tài),*當(dāng)J=1，K=0時：,因?yàn)?主觸發(fā)器輸出為1，時鐘脈沖過后，從觸發(fā)器輸出為1。,設(shè)觸發(fā)器的初始狀態(tài)為“1”態(tài),因?yàn)?主觸發(fā)器和從觸發(fā)器保持1,J-K觸發(fā)器(8),主從型JK觸發(fā)器的邏輯功能分析,設(shè)觸發(fā)器的初始狀態(tài)為“0”態(tài),*當(dāng)J=0，K=1時：,因?yàn)?主觸發(fā)器和從觸發(fā)器保持輸出為1。,設(shè)觸發(fā)器的初始狀態(tài)為“1”態(tài),因?yàn)?主觸發(fā)器輸出為0，從觸發(fā)器也輸出0,J-K觸發(fā)器(9),主從型JK觸發(fā)器的狀態(tài)表,由上述分析可見，主從觸發(fā)器是在CP=1時，將輸入信號暫存在主觸發(fā)器中，為從觸發(fā)器翻轉(zhuǎn)或保持原態(tài)做好準(zhǔn)備；到CP脈沖的下降沿到來時，讓從觸發(fā)器動作。因此，它具有在時鐘脈沖的后沿翻轉(zhuǎn)的特點(diǎn)。我們稱其為后沿觸發(fā)，并在邏輯符號中用小圓圈表示。,J-K觸發(fā)器(10),主從型JK觸發(fā)器的狀態(tài)表,由上述分析可見，主從觸發(fā)器是在CP=1時，將輸入信號暫存在主觸發(fā)器中，為從觸發(fā)器翻轉(zhuǎn)或保持原態(tài)做好準(zhǔn)備；到CP脈沖的下降沿到來時，讓從觸發(fā)器動作。因此，它具有在時鐘脈沖的后沿翻轉(zhuǎn)的特點(diǎn)。我們稱其為后沿觸發(fā)，并在邏輯符號中用小圓圈表示。,JK觸發(fā)器的邏輯關(guān)系為：,J-K觸發(fā)器(11),例題分析,已知JK觸發(fā)器的CP和J K的波形如圖，劃出輸出Q的波形。,D觸發(fā)器（1）,電路的組成,如果在同步RS觸發(fā)器中將與非門D的輸入端和與非門C的輸出端c相連，則在同步RS觸發(fā)器中也能避免出現(xiàn)S=R=1的情況。這時，我們把與非門C的輸入端稱為D，并稱該觸發(fā)器為同步D觸發(fā)器。,D觸發(fā)器（2）,工作原理,當(dāng)CP脈沖未出現(xiàn)時，與非門C、D均關(guān)閉，其輸出c=d=1。當(dāng)時鐘脈沖上升沿出現(xiàn)時CP=1，此時，如果D=1，則c=0，d=1。觸發(fā)器的輸出為：,如果D=0，則c=1，d=0。觸發(fā)器的輸出為,D觸發(fā)器（3）,工作原理,可見：不論輸入端D的狀態(tài)如何，時鐘脈沖的上升沿出現(xiàn)后，觸發(fā)器輸出端的狀態(tài)總是和輸入端D 的狀態(tài)相同。,維持阻塞D觸發(fā)器的邏輯狀態(tài)表為,D觸發(fā)器（4）,存在的問題及解決辦法,在同步D觸發(fā)器中，如果在CP保持高電平期間，D的狀態(tài)發(fā)生變化，則輸出也將發(fā)生變化，但在實(shí)際應(yīng)用中，往往要求在一個CP脈沖期間，觸發(fā)器狀態(tài)只能翻轉(zhuǎn)一次。為此，通常將D觸發(fā)器改為維持阻塞型結(jié)構(gòu)，稱為維持阻塞D觸發(fā)器。,維持阻塞D觸發(fā)器的特點(diǎn):對應(yīng)每一個時鐘脈沖，維持阻塞D觸發(fā)器的輸出狀態(tài)，只在時鐘脈沖的上升沿出現(xiàn)時變化一次。,維持阻塞D觸發(fā)器的邏輯關(guān)系為：Qn+1=Dn,D觸發(fā)器（5）,畫波形圖舉例,已知CP脈沖和D輸入的波形如下，試畫出輸出Q的波形。,T觸發(fā)器和T觸發(fā)器(1),構(gòu)成與狀態(tài)表,如果把JK觸發(fā)器的JK端接在一起，就構(gòu)成所謂的T觸發(fā)器，如圖所示。,由JK觸發(fā)器的邏輯狀態(tài)表可得出T觸發(fā)器得邏輯狀態(tài)表如下：,（后沿翻轉(zhuǎn)）,可見，當(dāng)T=1時，只要有時鐘脈沖的下降沿，觸發(fā)器就翻轉(zhuǎn)，所以，有時也把工作在T=1狀態(tài)的觸發(fā)器稱為T觸發(fā)器。,觸發(fā)器邏輯的轉(zhuǎn)換(1),1.將JK觸發(fā)器轉(zhuǎn)換為D觸發(fā)器,D觸發(fā)器的邏輯關(guān)系為,（后沿翻轉(zhuǎn)）,轉(zhuǎn)換狀態(tài)表,T觸發(fā)器和T觸發(fā)器(3),2.將D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器,如果將維持阻塞D觸發(fā)器的D端和 相連，就構(gòu)成T觸發(fā)器，它的邏輯功能是每來一個脈沖就翻轉(zhuǎn)一次。,具有計數(shù)的功能。,時序邏輯電路,時序邏輯電路概述 計數(shù)器 寄存器,時序邏輯電路概述,時序邏輯電路的特點(diǎn) 時序邏輯電路的組成 時序邏輯電路的分析,時序邏輯電路的特點(diǎn),時序邏輯電路在邏輯功能上的特點(diǎn),任一時刻的穩(wěn)定輸出不僅決定于該時刻的輸入，而且還和電路原來的輸出狀態(tài)有關(guān)。 具備這種邏輯功能特點(diǎn)的電路，叫做時序邏輯電路，簡稱時序電路。,1.通常時序電路由組合電路和存儲電路兩部分組成。因時序電路必然具有記憶功能，所以存儲電路必不可少。而觸發(fā)器是構(gòu)成存儲電路的基本單元。 2.存儲電路的輸出必然反饋到到組合邏輯電路的輸入端，與輸入信號一起，共同決定組合邏輯電路的輸出。,時序邏輯電路在電路結(jié)構(gòu)上的特點(diǎn),時序邏輯電路的組成,時序邏輯電路的結(jié)構(gòu)框圖,用輸入信號和電路狀態(tài)（狀態(tài)變量）的邏輯函數(shù)來描述時序電路邏輯功能的方法叫時序機(jī)。,以向量函數(shù)表示，則,Y=FX，Q Z=GX，Q Qn+1=HZ，Qn,時序邏輯電路的分析,分析方法與步驟：,1.從給定的邏輯圖中，分析每個觸發(fā)器的工作狀態(tài)和翻轉(zhuǎn)條件。 2. 分析電路的每一個狀態(tài)方程，列出狀態(tài)表。 3. 根據(jù)時序邏輯電路的狀態(tài)表寫出電路的邏輯函數(shù)，從而分析電路的邏輯關(guān)系。,時序邏輯電路的分析,根據(jù)時鐘脈沖是否同時加到所有觸發(fā)器電路,有同步時序電路和異步時序電路之分,分析同步時序電路的一般步驟： 從給定的邏輯圖寫出每個觸發(fā)器的驅(qū)動方程（存儲電路中每個觸發(fā)器輸入信號的邏輯函數(shù)式）。 把所得的驅(qū)動方程代入相應(yīng)觸發(fā)器的特性方程，得出每個觸發(fā)器的狀態(tài)方程，從而得到由這些狀態(tài)方程組成的整個時序電路的狀態(tài)方程組。 根據(jù)邏輯圖寫出電路的輸出方程。,時序邏輯電路的分析,根據(jù)時鐘脈沖是否同時加到所有觸發(fā)器電路,有同步時序電路和異步時序點(diǎn)之分,在異步時序電路中，所有的觸發(fā)器并非共用同一個時鐘信號，所以每次電路狀態(tài)發(fā)生轉(zhuǎn)換時，并不是所有觸發(fā)器都有時鐘信號。因此分析時首先要找出哪些觸發(fā)器有時鐘信號，哪些沒有時鐘。有時鐘作用的觸發(fā)器才可以按特性方程計算次態(tài)，而無時鐘作用的觸發(fā)器則保持原狀態(tài)不變。,時序邏輯電路的分析,例1：時序電路見下圖。寫出它的驅(qū)動方程、狀態(tài)方程和輸出方程，分析其邏輯功能。FF1FF3為主從JK觸發(fā)器、下降沿動作。輸入端懸空時等同邏輯1.,輸出方程,代入JK觸發(fā)器的特性方程,狀態(tài)方程,時序邏輯電路的簡單分析,例2：JK觸發(fā)器連接如圖。已知A、B信號波形，求輸出端Q的波形。設(shè)Q初態(tài)為0。,代入JK觸發(fā)器特性方程，得：,若原Q=0，則CP作用后Qn+1= ；若原Q=1，則CP作用后Qn+1= 。,計數(shù)器,概述 二進(jìn)制計數(shù)器 十進(jìn)制計數(shù)器,計數(shù)器(1),概述,觸發(fā)器的用途之一也就是組成各種類型的計數(shù)器,計數(shù)器是電子計算機(jī)和數(shù)字邏輯系統(tǒng)中的基本部件之一，它能累計輸入的脈沖數(shù)目，以進(jìn)行求和或作為判斷的依據(jù)。,計數(shù)器分類,按計數(shù)數(shù)值變化分： 按進(jìn)制（計數(shù)器的模數(shù)）分: 按計數(shù)器各觸發(fā)器狀態(tài)變化先后次序分:,加法計數(shù)器 減法計數(shù)器 可逆計數(shù)器,二進(jìn)制、十進(jìn)制、十六進(jìn)制計數(shù)器等.,同步計數(shù)器、異步計數(shù)器。,計數(shù)器(2),關(guān)于計數(shù)器的幾點(diǎn)說明,1、所謂n進(jìn)制，就是“逢n進(jìn)1”。 例如2進(jìn)制，它只有0和1兩個數(shù)碼，每當(dāng)本位是1，再加1時，本位便變?yōu)?，而向高位進(jìn)位，使高位加1。 0+1=1，1+1=10（壹零）,2、一個雙穩(wěn)態(tài)觸發(fā)器可以表示一位二進(jìn)制數(shù)：因?yàn)殡p穩(wěn)態(tài)觸發(fā)器有“1”和“0”兩個狀態(tài)。故要表示n位二進(jìn)制數(shù)，就得用n個雙穩(wěn)態(tài)觸發(fā)器。,3、構(gòu)成計數(shù)器時，采用不同的觸發(fā)器有不同的邏輯電路；即使用同一種觸發(fā)器也可得出不同的邏輯電路,4、鑒于T和T/觸發(fā)器的功能，構(gòu)成計數(shù)器時，多采用這兩種觸發(fā)器，這樣設(shè)計思路比較明晰。,計數(shù)器(3),四位二進(jìn)制計數(shù)器,四位二進(jìn)制加法計數(shù)器的狀態(tài)表,計四位二進(jìn)制數(shù)就需要四個觸發(fā)器,四位二進(jìn)制數(shù)的加法計數(shù)規(guī)則每來一個脈沖，最低位觸發(fā)器翻轉(zhuǎn)一次,計數(shù)器(4),四位二進(jìn)制計數(shù)器,四位異步二進(jìn)制加法計數(shù)器,四位異步二進(jìn)制加法計數(shù)器,（J、K端懸空，相當(dāng)于“1”）,計數(shù)器(5),四位二進(jìn)制計數(shù)器,四位異步二進(jìn)制加法計數(shù)器電路特點(diǎn),每個觸發(fā)器的JK端懸空，相當(dāng)于J=1，K=1的狀態(tài)。具有計數(shù)功能。 高位觸發(fā)器是在低位觸發(fā)器由1變?yōu)?時翻轉(zhuǎn)（下降沿觸發(fā)） 每個觸發(fā)器的CP脈沖由低位的Q端提供，從而保證在脈沖的下降沿翻轉(zhuǎn) 如采用上升沿觸發(fā)的J-K觸發(fā)器，則把低位的 Q 端接至高位的脈沖信號輸入端，作為進(jìn)位信號。,計數(shù)器(6),四位二進(jìn)制計數(shù)器,工作波形圖,（ 二 分頻）,（ 四 分頻）,（ 八 分頻）,（十六分頻）,由于每來一個計數(shù)脈沖，計數(shù)器的值加1，所以，稱為加法計數(shù)器。,由于計數(shù)脈沖，只是加在最低位的觸發(fā)器上，其他各位觸發(fā)器則由相鄰低位觸發(fā)器輸出的進(jìn)位脈沖來觸發(fā)，因此它們的狀態(tài)變化有先有后，是異步的，所以稱為異步計數(shù)器。,計數(shù)器(7),四位二進(jìn)制計數(shù)器,四位同步二進(jìn)制加法計數(shù)器,說明：J、K輸入端自帶與門,對于主從型J-K觸發(fā)器：,翻轉(zhuǎn)的條件是 J = K = 1。,對于第四位觸發(fā)器來說只有當(dāng)前三位均為“1”,時才翻轉(zhuǎn)，故,同理，可以得出：,特別說明：J=K便由J-K觸發(fā)器轉(zhuǎn)換成了T觸發(fā)器！,如果由T觸發(fā)器（附以門電路）構(gòu)成同步 n 位加法計數(shù)器，則第 i (1i n）位翻轉(zhuǎn)的條件是：只有比第 i 位低的所有位的狀態(tài)都為“1”時，第 i 位才翻轉(zhuǎn)，即,計數(shù)器(8),計數(shù)器(9),異步二進(jìn)制計數(shù)器,例題：分析如圖電路的邏輯功能，說明其用途。(設(shè)初態(tài)為“000”),“計數(shù)脈沖”,(1)寫出時鐘方程：,(2)寫出驅(qū)動方程：,計數(shù)器(10),異步二進(jìn)制計數(shù)器,Q0在Q2為0時，每個計數(shù)脈沖都翻轉(zhuǎn),Q1在Q0由1變?yōu)?時翻轉(zhuǎn),Q2在Q0和Q1都為1時，來計數(shù)脈沖則翻轉(zhuǎn),(3)代入特性方程,計數(shù)器(11),異步二進(jìn)制計數(shù)器,計數(shù)器(12),說明設(shè)觸發(fā)器Q0 Q2的時鐘信號cp0cp2為1時表示有效的時鐘邊沿（對上沿觸發(fā)器是有上升沿，對下沿觸發(fā)器則是有下降沿）到達(dá)，為0則表示無時鐘達(dá)到。這里cp1 =Q1，即只有在Q1從10時Q2才能翻轉(zhuǎn)。,計數(shù)器(13),二進(jìn)制計數(shù)器,Q0在Q2為0時，每個計數(shù)脈沖都翻轉(zhuǎn),Q1在Q0由1變?yōu)?時翻轉(zhuǎn),Q2在Q0和Q1都為1時，來計數(shù)脈沖則翻轉(zhuǎn),0 0 0,0,1,0,0,1,0,1,1,0,0,1,0,0,0,0,計數(shù)器(14),十進(jìn)制計數(shù)器,十進(jìn)制計數(shù)器的特點(diǎn),十進(jìn)制是“逢十進(jìn)一”。但構(gòu)成計數(shù)器的每一位觸發(fā)器依然只有“0”、“1”兩個狀態(tài)，不會出現(xiàn)“29”這樣的數(shù)字。所以我們用四位二進(jìn)制數(shù)的“8421（八四二么）”碼。來表示一位十進(jìn)制的數(shù)。 關(guān)鍵點(diǎn)：如何使計數(shù)器的狀態(tài)從1001直接變回到0000。,計數(shù)器(15),十進(jìn)制計數(shù)器,十進(jìn)制同步計數(shù)器的狀態(tài)表,分析：對于前面介紹的四位二進(jìn)制計數(shù)器，當(dāng)?shù)谑畟€計數(shù)脈沖到來時，第二位由“0” 翻轉(zhuǎn)為“1”，第四位保持不變；而對于十進(jìn)制計數(shù)器則剛好相反。,因此只需修改四位二進(jìn)制同步計數(shù)器的第二、四位的翻轉(zhuǎn)條件即可。,計數(shù)器(16),十進(jìn)制計數(shù)器,十進(jìn)制同步計數(shù)器,四位同步二進(jìn)制加法計數(shù)器,同步十進(jìn)制 加法計數(shù)器,計數(shù)器(17),十進(jìn)制計數(shù)器,同步十進(jìn)制加法計數(shù)器,因?yàn)镼1的第9個狀態(tài)為0，而要保持這個“0”態(tài)不變，只要J1為“0”即可，所以第二位的翻轉(zhuǎn)條件可以改為：,計數(shù)器(18),十進(jìn)制計數(shù)器,同步十進(jìn)制加法計數(shù)器,Q3 在前7個狀態(tài),只要 J3=0,K3 可為任意值；在第8個狀態(tài)，只要 J3 =1,K3可為任意值；,第9個狀態(tài)， J3=K3=0即可；第10個狀態(tài)，只要K3=1，J3可任意。,計數(shù)器(19),十進(jìn)制計數(shù)器,同步十進(jìn)制加法計數(shù)器,要滿足上面的條件，只須,（充分條件）,說明：從上面的分析可知，上圖中由J-K觸發(fā)器構(gòu)成同步十進(jìn)制加法計數(shù)器，已達(dá)最簡程度。 這一結(jié)果是對照J(rèn)-K觸發(fā)器和計數(shù)器的狀態(tài)表，逐條考慮得來的。這種作法雖不是設(shè)計電路的常規(guī)方法，但卻是最后簡化電路的一個步驟。要掌握能夠?qū)@樣的電路進(jìn)行功能分析。,計數(shù)器(20),十進(jìn)制計數(shù)器,同步十進(jìn)制加法計數(shù)器,計數(shù)器(21),十進(jìn)制計數(shù)器,異步十進(jìn)制加法計數(shù)器,狀態(tài)表：,計數(shù)器(22),十進(jìn)制計數(shù)器,用JK觸發(fā)器構(gòu)成的二-十進(jìn)制計數(shù)器,為了使計數(shù)器能在第9個觸發(fā)脈沖到來后的1001 ，在第10個脈沖作用下，由1001變?yōu)?000，即Q3和Q0變?yōu)?，而Q2和Q1保持0不變。我們采用下列措施：,計數(shù)器(23),十進(jìn)制計數(shù)器,用JK觸發(fā)器構(gòu)成的二-十進(jìn)制計數(shù)器,選用一個控制信號CA，在狀態(tài)08時，令CA=0，計數(shù)器按二進(jìn)制加法計數(shù)。當(dāng)?shù)?個脈沖來的時候，令CA=1，由CA信號控制F3能加進(jìn)計數(shù)脈沖。,計數(shù)器(24),十進(jìn)制計數(shù)器,用JK觸發(fā)器構(gòu)成的二-十進(jìn)制計數(shù)器,由于F1直接和CP脈沖相接，所以CA只需去控制F3使其能加進(jìn)第10個脈沖即可。由此寫出CA為1的邏輯關(guān)系為：,計數(shù)器(25),十進(jìn)制計數(shù)器,同時,為了維持Q2Q1的狀態(tài)保持0狀態(tài)不變，增設(shè)CB去控制F1的J端,在08個脈沖時,令CB=1,計數(shù)器按二進(jìn)制加法計數(shù),當(dāng)在狀態(tài)9時,令CB=0,使Q在串行計數(shù)脈沖作用下的新狀態(tài)維持0狀態(tài).這樣,F1得不到觸發(fā),也保持0狀態(tài)不變.可見CB的邏輯關(guān)系為,計數(shù)器(26),十進(jìn)制計數(shù)器,當(dāng)Q3Q2Q1Q0全為0時，將產(chǎn)生進(jìn)位CO，所以，用一個或非門以產(chǎn)生進(jìn)位。即：,寄存器,概述 數(shù)碼寄存器 移位寄存器,寄存器(1),概述,寄存器的功能是暫時存放參與運(yùn)算的數(shù)據(jù)和運(yùn)算結(jié)果，一個觸發(fā)器可以存放一位二進(jìn)制數(shù)，要存放多位，就得用多個觸發(fā)器 寄存器的分類：根據(jù)數(shù)據(jù)存放的方式可分為串行和并行兩種，根據(jù)功能分有數(shù)碼寄存器和移位寄存器兩種。,寄存器(2),數(shù)碼寄存器,功能： 寄存數(shù)碼和清除原有數(shù)碼,電路組成： 四位D觸發(fā)器組成的并行輸入并行輸出寄存器,寄存器(3),數(shù)碼寄存器,工作原理,CP 到來,取指脈沖 到來后,寄存器(4),移位寄存器,功能 不僅具有寄存數(shù)碼的功能還具有移位的功能，也就是被寄存的數(shù)碼可在移位脈沖的作用下依次進(jìn)行移位。,電路組成 四位串行數(shù)碼寄存器-用4位J-K觸發(fā)器組成。,寄存器(5),移位寄存器,寄存器(6),移位寄存器,工作原理,集成555定時器(1),什么是集成555定時器,555定時器是將模擬電路和數(shù)字電路集于一體的電子器件，是一種多用途的單片集成電路。在外部配上少許阻容元件，便能構(gòu)成施密特觸發(fā)器、單穩(wěn)態(tài)觸發(fā)器和多諧振蕩器等電路。它使用方便,帶負(fù)載能力較強(qiáng), 目前得到了非常廣泛的應(yīng)用。,目前555定時器的產(chǎn)品型號很多，但所有雙極型產(chǎn)品型號最后3位數(shù)碼都是555，所有CMOS產(chǎn)品型號最后4位數(shù)碼都是7555。且它們的功能和外部引腳的排列完全相同。為提高集成度，又生產(chǎn)有雙定時器產(chǎn)品556（雙極型）和7556（ CMOS型）。,集成555定時器(2),集成555定時器的電路結(jié)構(gòu),組成：電阻分壓器，電壓比較器，RS觸發(fā)器，場效應(yīng)管,反相器,集成555定時器(3),集成555定時器的工作原理,集成555定時器的外引線排列圖如下：,其中：,DDISC為放電端,UCO為外加控制電壓端。,UTR為觸發(fā)輸入端,UTH為閾值輸入端,集成555定時器(4),集成555定時器的工作原理,當(dāng)控制端5腳懸空時：UR1=1/3VDDUR2=2/3VDD,當(dāng)控制端5腳接UCO時：UR1=1/2UCOUR2=UCO,集成555定時器(5),集成555定時器的工作原理,UTH (2VDD/3) ,UTR (VDD/3)時,R=0,S=1 Q=1,T截止，UO=1,UTH (2VDD/3) ,UTR (VDD/3)時,R=1,S=0 Q=0,T導(dǎo)通，UO=0,UTH (2VDD/3) ,UTR (VDD/3)時,R=0,S=0 Qn+1=Qn, UO保持不變,集成555定時器(6),集成555定時器的功能表,f f 0 0 導(dǎo)通,輸 入 輸 出, (VDD/3) 1 保持 保持,(2VDD/3) (VDD/3) 1 0 導(dǎo)通, (2VDD/3) (VDD/3) 1 1 截止,UTH， UTR兩者都小于各自的參考電壓時UO=1，放電管截止,UTH， UTR兩者都大于各自的參考電壓時UO=0，放電管導(dǎo)通,集成555定時器(7),集成555定時器的應(yīng)用,*用555定時器構(gòu)成的施密特觸發(fā)器,施密特觸發(fā)器具有兩個穩(wěn)定狀態(tài)，其工作特點(diǎn)是：兩個穩(wěn)定狀態(tài)的維持與相互轉(zhuǎn)換均與輸入電壓的大小有關(guān)，且輸出由高電平轉(zhuǎn)換到低電平以及由低電平轉(zhuǎn)換到高電平所需的輸入觸發(fā)電平是不相同的，其差值稱為回差電壓。由于具有回差電壓，故其抗干擾能力較強(qiáng)。應(yīng)用施密特觸發(fā)器能將邊沿變化緩慢的波形整形為邊沿陡峭的矩形脈沖。故施密特觸發(fā)器常用 于進(jìn)行波形變換及脈沖波的整形。,集成555定時器(8),集成555定時器的應(yīng)用,*用555定時器構(gòu)成的施密特觸發(fā)器,1.電路組成,2.工作原理,集成555定時器(9),集成555定時器的應(yīng)用,當(dāng)Ui下降(上升)時，電路輸出Uo改變狀態(tài)時對應(yīng)的輸入電壓為U(U+)，兩者的差值稱為回差電壓，即U=U+U電壓傳輸特性：滯后特性。,3. 電壓傳輸特性,U+=2/3VDD,U-=1/3VDD,集成555定時器(10),集成555定時器的應(yīng)用,施密特觸發(fā)器的應(yīng)用波形變換,集成555定時器(11),集成555定時器的應(yīng)用,施密特觸發(fā)器的應(yīng)用脈沖波的整形,數(shù)字系統(tǒng)中的矩形脈沖在傳輸中經(jīng)常發(fā)生波形畸變。經(jīng)施密特觸發(fā)器整形后便可獲得較理想的矩形脈沖波。,集成555定時器(12),集成555定時器的應(yīng)用,施密特觸發(fā)器的應(yīng)用脈沖波的整形,在傳輸?shù)男盘柹铣霈F(xiàn)附加噪聲，經(jīng)整形后仍會得到較理想的矩形脈沖波。,集成555定時器(13),集成555定時器的應(yīng)用,施密特觸發(fā)器的應(yīng)用脈沖波鑒幅,將幅度不同、不規(guī)則的脈沖信號加到施密特觸發(fā)器的輸入端時，能選擇幅度大于U+的脈沖信號進(jìn)行輸出，具有脈沖鑒幅的功能。,集成555定時器(14),集成555定時器的應(yīng)用,*用555定時器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器,單穩(wěn)態(tài)觸發(fā)器的工作特點(diǎn)是：有一個穩(wěn)定狀態(tài)和一個暫穩(wěn)態(tài)。在觸發(fā)脈沖作用下，電路將從穩(wěn)態(tài)翻轉(zhuǎn)到暫穩(wěn)態(tài)，然后在貯能元件的作用下，暫穩(wěn)態(tài)停留一段時間tw后，又能自動返回到穩(wěn)定狀態(tài)，并在其輸出端產(chǎn)生一個寬度為tW的矩形脈沖。 通常把單穩(wěn)態(tài)的暫穩(wěn)態(tài)停留時間稱作延遲時間，延遲時間的長短僅取決于電路的有關(guān)參數(shù)，而與觸發(fā)脈沖的寬度無關(guān)。,集成555定時器(15),集成555定時器的應(yīng)用,1.電路組成,2.工作原理,UTH,UTR,UTH=uC,UTR=ui,UTR=ui(1/3)VDD,UTR=ui(1/3)VDD,UTH=uC(2/3)VDD,UTH=uC(2/3)VDD,保持 uo=0,uo=1,充電結(jié)束時翻轉(zhuǎn),集成555定時器(16),集成555定時器