第18章電子技術(shù)基礎(chǔ).ppt

1、18.1可編程邏輯設(shè)備概述18.2可編程只讀內(nèi)存(PROM) 18.3可編程邏輯陣列PLA 18.4可編程陣列邏輯PAL 18.5通用陣列邏輯GAL牙齒章節(jié)摘要，18.1可編程邏輯設(shè)備概述，可編程邏輯設(shè)備簡單地稱為PLD，邏輯功能由用戶編程設(shè)置設(shè)備。當(dāng)前創(chuàng)建和使用的PLD產(chǎn)品主要有多種類型，包括現(xiàn)場可編程邏輯陣列FPLA、通用陣列邏輯GAL、可刪除的可編程邏輯單元EPLD、現(xiàn)場可編程門陣列FPGA等。PLD編程的開發(fā)系統(tǒng)由硬件和軟件兩部分組成。硬件部分包括計(jì)算機(jī)和專業(yè)程序員，軟件部分有各種編程軟件。18.1.1連接PLD電路由兩個(gè)茄子默認(rèn)門陣列組成：門和門或門陣列。圖18.1是基本PLD結(jié)構(gòu)圖

2、。(a)默認(rèn)PLD貼圖(b)PLD連接圖表18.1PLD表示有三個(gè)連接到門陣列交點(diǎn)的茄子情況，如圖所示。(1)固定連接：固定連接是不能通過編程更改的連接點(diǎn)。(2)可編程的“連接”單元：依賴用戶編程進(jìn)行“連接”連接。(3)可編程的“分離”單元：編程以實(shí)現(xiàn)分離狀態(tài)。牙齒設(shè)備也稱為編程擦除設(shè)備。18.1.2基本門電路的PLD表示PLD的輸入緩沖真值表見表18.1。表18.1 PLD輸入緩沖真理表，圖18.2(a)所示，4輸入端和語句的PLD表示。圖中，L1=ABCD通常將A、B、C和D稱為輸入項(xiàng)，將L1稱為乘積項(xiàng)(或簡寫為乘積項(xiàng))。4輸入端或門是L2A 10 BCD，如圖18.2 (b)所示。圖18

3、.2 PLD表示的圖形符號(hào)，PLD表示門陣列，如圖18.3所示。圖18.3 PLD表示門陣列。L1輸入項(xiàng)A、B、編程連接L2=1和語句中的所有輸入項(xiàng)都不連接。保持“懸浮”的1狀態(tài)。L3=輸入項(xiàng)固定連接，圖18.3中與語句G1對(duì)應(yīng)的所有輸入項(xiàng)都編程，輸出項(xiàng)常量0，圖18.4和語句的基本狀態(tài)，測試問題測試測試PLD表示邏輯關(guān)系L=測試PLD表示顯示邏輯關(guān)系L=、返回、18.2可編程只讀內(nèi)存(PROM)、18.2.1 PROM的結(jié)構(gòu)和原理PROM的整體結(jié)構(gòu)在存儲(chǔ)矩陣、地址解碼器和輸出電路但在存儲(chǔ)矩陣的所有交點(diǎn)上創(chuàng)建了所有存儲(chǔ)組件。這相當(dāng)于在所有存儲(chǔ)設(shè)備上存儲(chǔ)1。圖18.5是保險(xiǎn)絲PROM存儲(chǔ)設(shè)備的結(jié)

4、構(gòu)圖。圖18.5熔斷器式PROM的存儲(chǔ)設(shè)備，由連接晶體管和發(fā)射極的快速熔斷器組成。三極管的be結(jié)是在字線和水印之間連接的二極管，保險(xiǎn)絲是用非常細(xì)的低熔點(diǎn)合金線或多晶硅線制成的。寫入數(shù)據(jù)時(shí)，只需燃燒需要存儲(chǔ)在0上的存儲(chǔ)設(shè)備的保險(xiǎn)絲。圖18.6是168位PROM的結(jié)構(gòu)圖。圖18.6 PROM的結(jié)構(gòu)圖在編程時(shí)首先與輸入地址代碼匹配，以查找要寫入“0”的單元地址。然后，將VCC和選定的字母提高到編程所需的高電平，并將編程脈沖(約20V，持續(xù)時(shí)間約10微秒)添加到編程單元的比特行。此時(shí)，放大器AW記錄的輸出具有低水平、低內(nèi)部電阻狀態(tài)、通過保險(xiǎn)絲的更大脈沖電流，從而熔化。正常工作的讀取放大器AR輸出的高電

5、平不足以通過DZ，AW無法工作。PROM的內(nèi)容寫入后不能修改，因此只能寫入一次。18.2.2可擦除的可編程只讀內(nèi)存(EPROM) EPROM可以用紫外線擦除。EPROM在整體結(jié)構(gòu)上與上述PROM沒有太大區(qū)別，但徐璐使用其他存儲(chǔ)設(shè)備。EPROM的存儲(chǔ)設(shè)備使用浮動(dòng)?xùn)鸥裱┍?，使用MOS管道和堆棧柵格注入MOS管道。1.浮流流入注入MOS (FAMOS)的結(jié)構(gòu)圖和符號(hào)，如圖18.7所示。，圖18.7 FAMOS管道的結(jié)構(gòu)和符號(hào)，F(xiàn)AMOS管道本身是P通道增強(qiáng)型MOS管道，但是澆口“浮動(dòng)”位于SiO2層內(nèi)，并且完全絕緣，與其他部分不連接。如果在泄漏極和源極之間添加遠(yuǎn)高于正常工作電壓的負(fù)電壓(通常為45V

6、左右)，則泄漏極和基板之間的PNN連接處可能會(huì)發(fā)生雪崩，牙齒過程稱為雪崩注入。在泄漏極和單極之間的高電壓消除后，由于注入電網(wǎng)的電荷沒有放電通道，因此可以保存很久。David aser，Northern Exposure(美國電視電視劇)，1250C的環(huán)境溫度可以保存超過70%的電荷，時(shí)間超過10年。在晶格中獲得足夠的電荷后，泄漏源之間形成了導(dǎo)電溝，F(xiàn)AMOS管通。用紫外線或X射線照射FAMOS管的柵氧化層，在SiO2層生成電子空穴對(duì)，為浮柵的電荷提供放電通道，從而放電。閘門的傳記負(fù)載消失后，導(dǎo)電溝也消失了，F(xiàn)AMOS管恢復(fù)到閉合狀態(tài)。牙齒過程稱為清除。擦除大約需要20 30分鐘。使用FAMOS

7、管道作為存儲(chǔ)設(shè)備時(shí)，還連接通用P通道MOS管道V2，如圖18.8所示。圖18.8使用FAMOS管道的存儲(chǔ)設(shè)備，牙齒普通MOS管道的網(wǎng)格由字線控制。產(chǎn)品出廠時(shí)，所有的FAMOS管道都處于關(guān)閉狀態(tài)。寫作業(yè)的時(shí)候，首先失去了印線的地址，需要寫數(shù)據(jù)的單元格所在的字線是低電平的。(威廉莎士比亞，溫斯頓，寫，寫，寫，寫，寫，寫，寫，寫，寫)，然后在需要寫1的位線上添加負(fù)脈沖，使選定設(shè)備內(nèi)的FAMOS管發(fā)生雪崩，存儲(chǔ)設(shè)備寫入1。在讀取數(shù)據(jù)時(shí)，只要輸入指定的地址代碼，相應(yīng)的字線就會(huì)提供低電平。在連接牙齒字母線的一行存儲(chǔ)單元中，通過格線注入電荷的FAMOS管連接的水印替換為高電平讀取1。澆口未注入電荷的FAMO

8、S管處于阻塞狀態(tài)，連接的水印以低水平讀取0。2 .堆疊灌嘴注入MOS管(SIMOS管)圖18.9是SIMOS管的線路圖和符號(hào)。n通道增強(qiáng)型MOS管，兩個(gè)重疊柵控制柵Gc和浮動(dòng)?xùn)臛f控制柵Gc控制讀數(shù)和寫入，浮動(dòng)?xùn)臛f用于器官存儲(chǔ)注入電荷。圖18.9 SIMOS管道的結(jié)構(gòu)和符號(hào)，圖18.10使用SIMOS管道的2561位EPROM寫入數(shù)據(jù)時(shí)未繪制漏水和控制閘門的控制電路圖。這是256l位EPROM，包含256個(gè)存儲(chǔ)設(shè)備，按16l6矩陣排列。輸入地址的高度4位被添加到行地址翻譯器，從16行存儲(chǔ)設(shè)備中選擇要讀取的行。將輸入地址的低4位添加到列地址解碼器，然后從選定存儲(chǔ)單元行中選擇要讀取的位。在牙齒中

9、，如果=0，則牙齒數(shù)據(jù)出現(xiàn)在輸出端。使用SIMOS管的EPROM也可以用紫外線擦除，然后重寫新數(shù)據(jù)。事故考試PROM的缺點(diǎn)是什么？EPROM如何克服PROM的缺點(diǎn)？什么是FAMOS管的雪崩注入過程？返回，如圖18.11 (a)所示，18.3可編程邏輯數(shù)組PLA可編程邏輯數(shù)組主要由三部分組成。圖18.11(b)示出了提供3個(gè)輸入項(xiàng)、3個(gè)輸出端、6個(gè)(不是23個(gè))的乘積的PLA的基本內(nèi)部配置。圖18.11 PLA的基本結(jié)構(gòu)，PLA可用于邏輯函數(shù)和代碼轉(zhuǎn)換以及存儲(chǔ)微程序命令。例如，以下三個(gè)茄子邏輯函數(shù)：、一種茄子方法是根據(jù)用戶提供的真值表由制造商執(zhí)行的。牙齒PLA稱為遮罩PLA。另一種方法是用戶自己

10、編程。牙齒PLA稱為現(xiàn)場PLA。為了便于用戶選擇并降低成本，F(xiàn)PLA字典作為系列化結(jié)構(gòu)化產(chǎn)品制作，以輸入項(xiàng)目數(shù)(輸入變量數(shù))、數(shù)組輸出端數(shù)(可生成的乘積數(shù))或數(shù)組輸出端數(shù)(輸出變量數(shù))的乘積表示規(guī)范。圖18.12顯示了具有16個(gè)輸入、48個(gè)乘積和8個(gè)輸出的16488的FPLA。圖18.12 16488 PROM，PLA有哪兩種茄子編程方法？返回、18.4可編程陣列邏輯PAL部件由三部分組成：可編程和邏輯陣列、固定或邏輯陣列以及輸出電路。通過與邏輯陣列的編程，可以獲得各種形式的組合邏輯函數(shù)。圖18.13中所示的電路是PAL部件中最簡單的電路結(jié)構(gòu)，僅包含可編程邏輯陣列和固定或邏輯陣列。圖18.13

11、 PAL設(shè)備的基本電路結(jié)構(gòu)；圖18.14是編程PAL設(shè)備的結(jié)構(gòu)圖。圖18.14編程后的PAL電路，生成的邏輯函數(shù)：PAL部件輸出電路結(jié)構(gòu)和反饋方法大幅度1?？梢苑譃閷Ｓ幂敵鼋Y(jié)構(gòu)的PAL。2.可編程輸入/輸出結(jié)構(gòu)的PAL。3.寄存器輸出結(jié)構(gòu)的PAL。4.xor輸出結(jié)構(gòu)的PAL。計(jì)算選舉反饋結(jié)構(gòu)的PAL。事故考試PAL在結(jié)構(gòu)上由哪三個(gè)部分組成？根據(jù)PAL部件輸出電路結(jié)構(gòu)和反饋方法，可以分為多少種茄子類型？返回、18.5通用陣列邏輯GAL部件具有可刪除、可重新剪輯、結(jié)構(gòu)可重新配置等功能。GAL16V8的邏輯結(jié)構(gòu)，它是18.5.1 GAL的基本結(jié)構(gòu)，如圖18.15所示。圖18.15 GAL16V8的邏

12、輯結(jié)構(gòu)，(3) 8個(gè)輸出邏輯宏單元(包括OLMC12 19或門陣列)；(4)可編程和門陣列(由88個(gè)門組成的64個(gè)乘法項(xiàng)，每個(gè)門有32個(gè)輸入端)(5) 8個(gè)輸出反饋輸入緩沖(中間18個(gè)緩沖)。除上述5個(gè)組件外，還有系統(tǒng)時(shí)鐘CK的1個(gè)輸入(針1)、3狀態(tài)控制OE(針11)、1個(gè)電源V端、1個(gè)接地端(針20和針10)。通常為VCC5V)。18.5.2輸出邏輯宏單元(OLMC) GAL的每個(gè)輸出都有輸出邏輯宏單元OLMC，如圖18.16所示。圖18.16輸出邏輯宏單元OLMC(主3360圖中的E2CMOS編程單元)主要由四部分組成。(1)或陣列：構(gòu)成GAL或門陣列的8輸入或陣列。(2) xor語句：

13、xor語句用于控制輸出信號(hào)的極性，8輸入或語句的輸出與結(jié)構(gòu)控制器的控制位XOR(n)不同，或輸出到D觸發(fā)器D端。(3)在正邊緣觸發(fā)的D觸發(fā)器：(4)4個(gè)數(shù)據(jù)多路復(fù)用器(數(shù)據(jù)選擇器MUX):乘法項(xiàng)數(shù)據(jù)選擇器PTMUX:控制數(shù)組中的第一個(gè)乘法項(xiàng)。3狀態(tài)數(shù)據(jù)選擇器TSMUX:選擇輸出3狀態(tài)緩沖區(qū)的可選通信號(hào)。反饋數(shù)據(jù)選擇器FMUX:用于確定反饋信號(hào)的來源。輸出數(shù)據(jù)選擇器OMUX:控制輸出信號(hào)是否鎖定。18.5.3結(jié)構(gòu)控制器GAL16V8的各種配置由結(jié)構(gòu)控制器控制。結(jié)構(gòu)控制詞如圖18.17所示。圖中XOR(n)和AC1(n)字段下的數(shù)字表示控制該設(shè)備上每個(gè)OLMC的輸出端號(hào)。圖18.17 GAL16V

14、8中的結(jié)構(gòu)控制器、結(jié)構(gòu)控制器功能如下：(1)同步位SYN牙齒位用于確定GAL設(shè)備是否具有組合輸出功能或寄存器輸出功能。(2)結(jié)構(gòu)控制位AC0牙齒1位是8個(gè)OLMC公用的，與每個(gè)OLMC (n)上的AC1(n)一起控制OLMC(n)上的單個(gè)多交換機(jī)。(3)結(jié)構(gòu)控制位AC1 (4)極性控制位XOR(n)通過OLMC中間的異類或語句控制邏輯操作結(jié)果的輸出極性。(5)產(chǎn)品項(xiàng)(PT)禁止位共64位，在邏輯圖中控制語句數(shù)組的64個(gè)乘積項(xiàng)(PT0PT63)，以阻止某些未使用的產(chǎn)品項(xiàng)。通過結(jié)構(gòu)控制器的編程，可以控制GAL的工作方式。18.5.4 GAL的操作模式表18.4提供了GAL16V8的簡單操作模式。在牙齒模式下，牙齒設(shè)備有多個(gè)輸入和輸出線，沒有反饋路徑。15英尺和16英尺只能用作輸出端，1214英尺和1719英尺既可以用作輸入端，也可以用作輸出端，輸出邏輯表達(dá)式最多有8個(gè)乘積項(xiàng)。表18.4 GAL16V8的簡單操作模式，表18.5顯示了GAL16V8的復(fù)雜操作模式。在牙齒模式下，有多個(gè)輸入和輸出線，輸出12和19腳沒有反饋路徑，輸出1318腳和門陣列之間有反饋路徑。輸出邏輯表達(dá)式最多包含7個(gè)乘法項(xiàng)，其他乘法項(xiàng)可以通過輸出進(jìn)行控制。表18.5 GAL16V8的復(fù)雜操作模式，表18.6顯示了GAL16V8的寄存器操作模式。表18.6 GALI6V8的寄存器工作模式