三人表決器設計與制作

組合邏輯電路-------三人表決器設計與制作第3章組合邏輯電路

10.1組合邏輯電路的基本概念⒈組合邏輯電路10.1.1組合邏輯電路概述任一時刻穩(wěn)態(tài)輸出只取決于該時刻輸入信號的組合，而與電路原來狀態(tài)無關，稱為組合邏輯電路。⒉組合邏輯電路的分析和設計組合邏輯電路的分析：已知組合邏輯電路，求出輸入輸出邏輯表達式（邏輯功能）。組合邏輯電路的設計：已知邏輯功能要求，求符合該要求的組合邏輯電路。10.1.2組合邏輯電路概述分析步驟：

⑴根據(jù)給定的組合邏輯電路，逐級寫出每個門電路的邏輯表達式，直至寫出輸出端的邏輯表達式。⑵化簡輸出端的邏輯表達式（一般為較簡的與或表達式）。⑶根據(jù)化簡后的邏輯表達式列出真值表。⑷根據(jù)真值表，分析和確定電路的邏輯功能?！纠?-2】已知組合邏輯電路如圖7-2所示，試分析其邏輯功能。

解：⑴逐級寫出每個門電路的邏輯表達式。

⑵化簡⑶列出真值表如表7-1所示。

⑷分析邏輯功能從表7-1可得出，輸入信號ABC中，若只有一個或一個以下的信號為1時，輸出Y＝1，否則Y＝0。10.1.3組合邏輯電路的設計方法設計步驟：⑴分析邏輯命題，明確輸入量和輸出量，并確定其狀態(tài)變量（邏輯1和邏輯0含義）。⑵根據(jù)邏輯命題要求，列出真值表。⑶根據(jù)真值表寫出邏輯函數(shù)最小項表達式。⑷化簡邏輯表達式。⑸根據(jù)邏輯表達式，畫出相應邏輯電路?！纠?-3】試設計一個三人多數(shù)表決組合邏輯電路。解：⑴分析邏輯命題

設三人為A、B、C，同意為1，不同意為0；表決為Y，有2人或2人以上同意，表決通過，通過為1，否決為0。因此，ABC為輸入量，Y為輸出量。

⑵列出真值表，如表7-2所示。⑶寫出最小項表達式⑷化簡邏輯表達式⑸畫出相應電路圖如圖7-3a所示。

若將上述與或表達式Y＝AB＋BC＋AC化為與非與非表達式，Y＝，則邏輯電路可用圖7-3b表示。10.2常用集成組合邏輯電路10.2.1編碼器用二進制代碼表示數(shù)字、符號或某種信息的過程稱為編碼。能實現(xiàn)編碼的電路稱為編碼器（Encoder）。問題:將4個搶答器的輸出信號編為二進制代碼，設計一個簡單的電路實現(xiàn)此功能——這個過程就是編碼。分析：用n

位二進制代碼對2n個信號進行編碼的電路就是二進制編碼器。⑴⑷⑵⑶丁丙乙甲F0=A3+A1F1=A3+A2A3A2A1

A00001001001001000F1

F000011011輸入輸出4-2線編碼器4(=22)種情況，需2位二進制碼就能將所有情況表示；2n種情況，只需要n位二進制碼就能完全表示！2n≥m8(=23)種情況，需3位二進制碼就能將所有情況表示；16(=24)種情況，需4位二進制碼就能將所有情況表示；7種情況需幾位二進制碼表示？9種呢？⒈工作原理為便于分析理解，以4-2線編碼器為例。缺點：只能允許有一個輸入信號有效，否則輸出編碼將出錯。⒉優(yōu)先編碼器可允許多個輸入信號同時有效，但僅對其中一個優(yōu)先等級最高的輸入信號編碼，從而避免輸出編碼出錯。74LS148是8-3線優(yōu)先編碼器74LS148編碼器功能表111001010101010101011111110000010100111001011101111XXXXXXXX01111111100XXXXXXX010XXXXXX0110XXXXX01110XXXX011110XXX0111110XX01111110X011111110GSEOY2Y1Y0EI

I7

I6

I5

I4

I3

I2

I1

I0輸出輸入74LS148邏輯符號74LS148優(yōu)先編碼器的引腳功能---控制芯片能否工作，低電平表示可以工作，高電平表示禁止工作；---顯示芯片的編碼是否有效，有效為低電平，無效為高電平；---具有控制下一級芯片的功能，若本級芯片無編碼要求（即

，時），輸出高電平，去控制下一級芯片74LS148是8線—3線優(yōu)先編碼器，它有8個輸入端0—7，低電平有效，7輸入端優(yōu)先級別最高，6輸入端次之，直至0輸入端最低。當某個輸入端有效且級別最高時，A2、A1、A0輸出為其輸入端十進制的二進制編碼的反碼，如：7輸入端有效時，輸出二進制編碼為000，6輸入端有效時，輸出二進制編碼為001。將給定的二值代碼轉換為相應的輸出信號或另一種形式二值代碼的過程，稱為譯碼。能實現(xiàn)譯碼功能的電路稱為譯碼器（Decoder）。譯碼是編碼的逆過程。10.2.2譯碼器

⒈工作原理

為便于分析理解，以2-4線譯碼器為例。⒉3-8線譯碼器74LS138⒊譯碼器應用舉例【例7-6】試利用74LS138和門電路實現(xiàn)例7-3中要求的3人多數(shù)表決邏輯電路。

解：3人表決邏輯最小項表達式為：10.2.3數(shù)碼顯示電路⒈LED數(shù)碼管⒉七段顯示譯碼器74LS47/48【例7-7】試利用74LS48實現(xiàn)3位顯示電路。解：⒊CMOS7段顯示譯碼器CC4511【例7-9】試用CC4511組成8位顯示電路。解：

10.2.4數(shù)據(jù)選擇器

能夠從多路數(shù)據(jù)中選擇一路進行傳輸?shù)碾娐贩Q為數(shù)據(jù)選擇器。基本功能相當于一個單刀多擲開關。8選1數(shù)據(jù)選擇器74LS151／251數(shù)據(jù)選擇器應用【例7-10】試利用74LS151實現(xiàn)例7-3中要求的3人多數(shù)表決邏輯電路。解：3人表決邏輯最小項表達式為：Y＝

10.2.5加法器⒈半加器（HalfAdder）⑴定義：能夠完成兩個一位二進制數(shù)A和B相加的組合邏輯電路稱為半加器。⑵真值表：半加器真值表如表7-13，其中S為和，CO為進位。⑶邏輯表達式：S＝＝A

B；CO＝AB⑷邏輯符號：半加器邏輯符號如圖7-20所示。⒉全加器（FullAdder）⑴定義：兩個一位二進制數(shù)A、B與來自低位的進位CI三者相加的組合邏輯電路稱為全加器。⑵真值表：全加器真值表如表7-14所示。⑶邏輯表達式：⑷邏輯符號：全加器的邏輯符號如圖7-21所示。

10.3組合邏輯電路的競爭冒險現(xiàn)象

⒈競爭冒險的兩種現(xiàn)象⑴現(xiàn)象Ⅰ

⑵現(xiàn)象Ⅱ⒉競爭與冒險的含義⑴競爭：門電路輸入端的兩個互補輸入信號同時向相反的邏輯電平跳變的現(xiàn)象稱為競爭。⑵冒險：門電路由于競爭而產(chǎn)生錯誤輸出（尖峰脈沖）的現(xiàn)象稱為競爭-冒險。對大多數(shù)組合邏輯電路來說，競爭現(xiàn)象是不可避免的。但競爭不一定會產(chǎn)生冒險，而產(chǎn)生冒險必定存在競爭。⒊判斷產(chǎn)生競爭-冒險的方法⑴或（或非）門，在某種條件下形成時，會產(chǎn)生競爭現(xiàn)象；與（與非）門，在某種條件下形成時，會產(chǎn)生競爭現(xiàn)象。⑵卡諾圖中有相鄰的卡諾圈相切。