《電子技術(shù)》課件第6章

第6章邏輯門電路6.1晶體管電子開關(guān)6.2基本邏輯門電路6.3

TTL邏輯門電路6.4

MOS集成門電路6.5使用集成電路的注意事項(xiàng)本章小結(jié)習(xí)題六6.1晶體管電子開關(guān)數(shù)字電路傳送的信號(hào)是矩形脈沖,脈沖幅度比較大。因此在數(shù)字電路中使用的晶體二極管和晶體三極管主要工作在開關(guān)狀態(tài)。與機(jī)械開關(guān)不同的是,這類開關(guān)沒有觸點(diǎn),屬于無(wú)觸點(diǎn)開關(guān),又稱電子開關(guān)。6.1.1晶體二極管的開關(guān)特性晶體二極管的主要特性是單向?qū)щ娦浴．?dāng)二極管兩端加正向電壓時(shí),二極管導(dǎo)通,呈低阻狀態(tài),相當(dāng)于開關(guān)“接通”;當(dāng)加反向電壓時(shí),二極管截止,呈高阻狀態(tài),相當(dāng)于開關(guān)“斷開”,所以二極管具有開關(guān)作用。

1.二極管的靜態(tài)特性及開關(guān)等效電路二極管正向?qū)〞r(shí),兩端電壓uD約為0.6～0.7V,而流過(guò)的電流iD由圖6.1.1求得:(6.1.1)若外加電壓U=20V,uD=0.7V,R=1kΩ,則電流圖6.1.1晶體二極管電路忽略二極管的正向壓降uD,則iD=20mA,與由式(6.1.1)計(jì)算所得數(shù)據(jù)的誤差為0.7mA。將二極管的導(dǎo)通電壓uD忽略,反向飽和電流IS忽略(與實(shí)際情況誤差不大),即將二極管理想化,則

(1)u＞0,iD＞0時(shí),二極管正向?qū)?

(2)u＜0,iD=0時(shí),二極管反向截止。理想化的二極管可等效為開關(guān)。

2.二極管的動(dòng)態(tài)特性和反向恢復(fù)時(shí)間二極管作為開關(guān),從截止變?yōu)閷?dǎo)通或從導(dǎo)通變?yōu)榻刂沟倪^(guò)程都需要一定的時(shí)間,后者所花費(fèi)的時(shí)間要長(zhǎng)得多,稱為反向恢復(fù)時(shí)間tre。在低速數(shù)字電路中,它的影響不大;在高速數(shù)字電路中,開關(guān)時(shí)間的影響不能不考慮,開關(guān)時(shí)間過(guò)長(zhǎng)將使二極管失去開關(guān)作用。在圖6.1.2所示的二極管開關(guān)電路中,輸入信號(hào)ui如圖6.1.2(b)所示。在t=t1時(shí),輸入電壓ui由正電壓UH突變?yōu)樨?fù)電壓－UL。理想二極管中的電流如圖6.1.2(c)所示,iD由下降為－Is,理想二極管由導(dǎo)通轉(zhuǎn)變?yōu)榻刂共恍枞魏螘r(shí)間。圖6.1.2二極管的動(dòng)態(tài)特性實(shí)際二極管中的電流如圖6.1.2(d)所示。當(dāng)ui由UH下降為－UL時(shí),電流iD下降為,維持一段時(shí)間后再逐漸減小數(shù)值到－Is。我們對(duì)反向恢復(fù)時(shí)間作如下定義:二極管從導(dǎo)通到反向截止所需要的時(shí)間稱為二極管的反向恢復(fù)時(shí)間tre。tre越長(zhǎng),二極管開關(guān)速度越低。當(dāng)輸入信號(hào)ui的負(fù)半周寬度t2－t1小于tre時(shí),二極管就失去了開關(guān)作用。6.1.2晶體三極管的開關(guān)特性晶體三極管在數(shù)字電路中也作為一個(gè)電子開關(guān)使用。它主要工作于特性曲線的飽和區(qū)和截止區(qū)。在脈沖信號(hào)的作用下,晶體管在飽和區(qū)和截止區(qū)之間快速轉(zhuǎn)換的工作狀態(tài)稱為開關(guān)狀態(tài)。晶體三極管受晶體管基極注入的電流iB的控制,可以認(rèn)為晶體管是一個(gè)受控電子開關(guān)。

1.晶體管開關(guān)狀態(tài)的特點(diǎn)晶體管作開關(guān)使用時(shí),通常采用共發(fā)射極接法,如圖6.1.3(a)所示。RB為基極限流電阻,RC為集電極負(fù)載電阻,基極B作為控制端,集電極c和發(fā)射極e在輸出回路中起開關(guān)作用,其輸入的控制信號(hào)ui是一個(gè)正、負(fù)電壓的矩形脈沖波。圖6.1.3晶體三極管開關(guān)工作

1)晶體管截止?fàn)顟B(tài)當(dāng)輸入信號(hào)ui=UiL=－4V時(shí),晶體管發(fā)射結(jié)和集電結(jié)均為反向偏置,只有很小的反向漏電流IEBO和ICBO流過(guò)兩個(gè)PN結(jié),故IB≈0,IC≈0,UCE≈UCC。此時(shí),晶體管工作于截止?fàn)顟B(tài),相當(dāng)于開關(guān)斷開,其等效電路如圖6.1.3(b)所示。在實(shí)際應(yīng)用中,為了提高晶體管截止的可靠性,防止因外界干擾使三極管脫離截止區(qū),一般都加一定的反向偏壓UBEO,|UBEO|≈0.5~2V。

2)晶體管飽和狀態(tài)晶體管飽和時(shí)的特征是:發(fā)射結(jié)和集電結(jié)均處于正向偏置狀態(tài)。當(dāng)晶體管處于臨界飽和狀態(tài)時(shí),

NPN型硅管UCES=0.3V,UBES=0.7V,集電極臨界飽和電流臨界飽和基流晶體管飽和條件是:IB≥IBS

(6.1.2)

當(dāng)輸入信號(hào)ui=UiH時(shí),晶體管發(fā)射結(jié)處于正向偏置,其導(dǎo)通電壓UBE=0.7V(硅管),此時(shí)流入基極的電流晶體管工作于飽和狀態(tài)時(shí),其飽和等效電路如圖6.1.3(c)所示。集電極c和發(fā)射極e、基極b和發(fā)射極e均相當(dāng)于開關(guān)閉合。表6.1.1給出了晶體三極管工作于截止、放大、飽和三種狀態(tài)的條件和特征,以便比較。

2.晶體管的開關(guān)時(shí)間在數(shù)字電路中,晶體管在輸入脈沖信號(hào)的控制下,在截止和飽和兩個(gè)狀態(tài)之間不斷轉(zhuǎn)換。與二極管一樣,狀態(tài)轉(zhuǎn)換是需要時(shí)間的,這個(gè)時(shí)間稱為晶體管的開關(guān)時(shí)間。在圖6.1.4所示的電路中,輸入信號(hào)ui是一個(gè)理想的矩形波,其幅度在－U2和＋U1之間變化。與輸入信號(hào)ui比較,集電極電流iC和集電極電壓uO的波形不是理想的矩形波,上升沿和下降沿都變得緩慢了。圖6.1.4晶體管的開關(guān)時(shí)間

1)晶體管的開啟時(shí)間從輸入信號(hào)ui正跳變的瞬間開始,到集電極電流上升到0.1ICS所需的時(shí)間,稱為延遲時(shí)間td;集電極電流IC從0.1ICS上升到0.9ICS所需的時(shí)間,稱為上升時(shí)間tr。晶體管的開啟時(shí)間ton是晶體管由截止變?yōu)轱柡退枰臅r(shí)間,ton=td+tr。

2)晶體管的關(guān)閉時(shí)間從輸入信號(hào)ui負(fù)跳變的瞬間開始,到集電極電流下降為0.9ICS所需的時(shí)間,稱為存儲(chǔ)時(shí)間ts。ts與管子的飽和深度有關(guān)。若管子不飽和,基區(qū)無(wú)超量的存儲(chǔ)電子,則ts=0。管子飽和越深,基區(qū)存在超量的存儲(chǔ)電子,則ts越長(zhǎng)。減輕晶體管的飽和深度,加大反向基極驅(qū)動(dòng)電流,則可減小ts。集電極電流IC從0.9ICS下降到0.1ICS所需的時(shí)間,稱為下降時(shí)間tf。晶體管的關(guān)閉時(shí)間toff是晶體管由飽和變?yōu)榻刂顾枰臅r(shí)間,toff=ts+tf。

ton和toff的大小反映了晶體管開關(guān)的速度,而ts較大是影響晶體管開關(guān)速度的主要因素。6.2基本邏輯門電路邏輯門電路是具有多個(gè)輸入端和一個(gè)輸出端的開關(guān)電路,能按一定的輸入條件控制信號(hào)的傳送。能夠?qū)崿F(xiàn)基本邏輯運(yùn)算(與、或、非)的門電路,稱為基本邏輯門電路。6.2.1二極管“與門”和“或門”

1.二極管“與門”電路能夠?qū)崿F(xiàn)“與”邏輯功能的電路稱為“與門”電路。圖6.2.1是二極管“與門”電路。圖6.2.1二極管“與門”電路圖6.2.1(a)中,A、B是電路輸入端,F是電路輸出端,R0為限流電阻,E0為供電電源。圖6.2.1(b)是邏輯符號(hào)。二極管“與門”電路的工作原理如下:

(1)A、B輸入均為邏輯0,即uA=uB=0V時(shí),二極管VDA、VDB都處于正向偏置導(dǎo)通狀態(tài),因此輸出uO=UOL≈uA=uB=0V(忽略二極管的導(dǎo)通電壓),即輸出F也為邏輯0。

(2)輸入A為邏輯0,B為邏輯1,則uA=0V,uB=3V,二極管VDA兩端電位差高于二極管VDB,故VDA優(yōu)先導(dǎo)通,輸出uO=uB=0V,二極管VDB反向截止,即輸出F為邏輯0。(3)輸入A為邏輯1,B為邏輯0,則uA=3V,uB=0V,二極管VDB優(yōu)先導(dǎo)通,uO=uB=0V,二極管VDA截止,輸出F為邏輯0。

(4)輸入A、B都為邏輯1,uA=uB=3V,VDA和VDB都正向?qū)?uO=uOH=uA=uB=3V,輸出F為邏輯1。將上述分析列成表6.2.1,可見輸入與輸出的邏輯關(guān)系,當(dāng)與門的全部輸入端為邏輯1時(shí),輸出為邏輯1;只要有一個(gè)以上輸入端為邏輯0,則輸出就為邏輯0。簡(jiǎn)言之,“全1出1,有0出0”,輸出F=AB。

2.二極管“或門”電路能夠?qū)崿F(xiàn)“或”邏輯功能的電路稱為“或門”電路。圖6.2.2是二極管“或門”電路。圖6.2.2(a)中A、B為電路輸入端,F為輸出,R0是限流電阻,－E0是供電電源。圖6.2.2(b)是或門的邏輯符號(hào)。圖6.2.2二極管“或門”電路二極管“或門”電路的工作原理如下:

(1)輸入A、B均為邏輯0,即uA=uB=0V時(shí),二極管VDA、VDB都導(dǎo)通,輸出uO=uA=uB=0V,故F為邏輯0。

(2)輸入A為邏輯0,輸入B為邏輯1,則uA=0V,uB=3V,二極管VDB兩端的電壓高于VDA,故VDB正向?qū)?輸出uO=uB=3V,二極管VDA反向截止,F為邏輯1。

(3)輸入A為邏輯1,B為邏輯0,則uA=3V,uB=0V,二極管VDA優(yōu)先導(dǎo)通,輸出uO=uA=3V,二極管VDB反向截止,輸出F為邏輯1。

(4)輸入A、B都為邏輯1,

uA=uB=3V,故VDA、VDB都導(dǎo)通,輸入uO=3V,F為邏輯1。將上述分析列成表6.2.2,可見“或門”的邏輯功能是只要有一個(gè)以上輸入端是邏輯1,輸出就為邏輯1,當(dāng)輸入全部為邏輯0時(shí),輸出才為邏輯0。簡(jiǎn)言之,“有1出1,全0出0”,輸出F=A+B。6.2.2半導(dǎo)體三極管非門

1.電路組成及符號(hào)圖6.2.3所示是半導(dǎo)體三極管非門電路及符號(hào)。圖中,uA是輸入信號(hào),其低電平為0V,高電平為5V,uO是輸出信號(hào),UCC是電源電壓。圖6.2.3半導(dǎo)體三極管非門

2.工作原理

(1)當(dāng)uA=UiL=0V時(shí),三極管V顯然是截止的,因此iB=0,iC=0,所以u(píng)O=UOH=UCC=5V。

(2)當(dāng)uA=UiH=5V時(shí),由于iB＞IBS,因此V飽和導(dǎo)通,有uO=UOL=UCES≤0.3V?！胺情T”的輸入、輸出關(guān)系見表6.2.3。6.3

TTL邏輯門電路

由二極管、晶體管、電阻、電容等分立元件組成的邏輯門電路不能適應(yīng)數(shù)字電路設(shè)備的微型化和越來(lái)越高的可靠性要求,最終為集成邏輯門電路所代替。6.3.1基本型TTL與非門電路

1.電路結(jié)構(gòu)圖6.3.1是基本型TTL與非門內(nèi)部電路及邏輯符號(hào)。圖6.3.1

TTL與非門電路及邏輯符號(hào)由圖6.3.1可見,電路的輸入端和輸出端都是三極管結(jié)構(gòu),故稱為三極管－三極管邏輯門電路,簡(jiǎn)稱TTL電路。TTL與非門電路由以下三部分組成。

(1)由V1和R1組成輸入級(jí),實(shí)現(xiàn)對(duì)多個(gè)輸入信號(hào)相與的邏輯功能。V1管是一個(gè)具有多個(gè)發(fā)射極的晶體管,簡(jiǎn)稱為多發(fā)射極晶體管,它的等效電路如圖6.3.2所示。由圖6.3.2可見,V1管是一個(gè)有多個(gè)獨(dú)立的發(fā)射極,而基極和集電極分別并聯(lián)在一起的三極管。圖6.3.2多發(fā)射極晶體管及其等效電路二極管VDA、VDB、VDC為輸入端的鉗位二極管,其作用是限制出現(xiàn)在輸入端的負(fù)極性干擾脈沖,保護(hù)V1管。(2)由V2、R2和R3組成倒相級(jí),其作用是使V2管的集電極和發(fā)射極能輸出兩個(gè)相位相反的信號(hào),分別作為輸出級(jí)V4、V5管的驅(qū)動(dòng)信號(hào),以便控制推拉式輸出電路,實(shí)現(xiàn)與非邏輯功能。

(3)由V3、V4、V5和R5組成推拉式輸出級(jí),這種輸出方式可提高電路的工作速度和帶負(fù)載的能力。

V3和V4管組成復(fù)合管射極跟隨電路(又稱達(dá)林頓電路),作為輸出管V5的有源負(fù)載。

2.電路的工作原理

TTL與非門有如下兩種工作狀態(tài)。

(1)當(dāng)所有的輸入端都接高電平時(shí),與非門處于飽和導(dǎo)通狀態(tài)。當(dāng)圖6.3.1(a)所示的與非門的輸入端全部接高電平(3.6V)時(shí),由于V1管的基極電位升高,因此電源UCC通過(guò)R1和V1的集電結(jié)向V2、V5管提供足夠的基極電流,迫使V2、V5管飽和。此時(shí)電路的輸出電壓為低電平,即UO=UOL=UCES5≈0.3V。

V1管的基極電位為Ub1=Ubc1+Ube2+Ube5=0.7+0.7+0.7=2.1V集電極電位為Uc1=Ub2=Ube2+Ube5=0.7+0.7=1.4V由此可見,此時(shí)V1管的發(fā)射結(jié)處于反向偏置狀態(tài),而集電結(jié)處于正向偏置狀態(tài),即V1管處于發(fā)射結(jié)和集電結(jié)倒置使用的放大狀態(tài)。

V2管飽和導(dǎo)通后,使V2管的集電極電位為Uc2=Ube5+Uces2=0.7+0.3=1.0V此值使V3管導(dǎo)通,則Ub4=Ue3=Uc2－Ube3=1－0.7=0.3V可見V4管處于截止?fàn)顟B(tài)。

(2)當(dāng)輸入端中只要有一個(gè)低電平時(shí),與非門處于截止?fàn)顟B(tài)。當(dāng)輸入端中有一個(gè)低電平(0.3V)時(shí),V1管中輸入端接低電平的發(fā)射結(jié)導(dǎo)通,并將V1的基極電位鉗位為Ub1=UiL+Ube1=0.3+0.7=1.0V此值不足以使V1的集電結(jié)和V2、V5的發(fā)射結(jié)同時(shí)導(dǎo)通。所以,此時(shí)V2和V5管均處于截止?fàn)顟B(tài)。由于V2管截止,因此電源UCC通過(guò)R2向V3、V4構(gòu)成的電路提供基極電流,V3、V4管導(dǎo)通,電路輸出為高電平,即UOH=Uc2－Ube3－Ube4≈5－0.7－0.7=3.6V綜合上述對(duì)與非門兩種工作狀態(tài)的分析可知:當(dāng)輸入端都是高電平時(shí),電路的輸出電壓為低電平;只要輸入端中有一個(gè)低電平,電路的輸出電壓就為高電平。簡(jiǎn)言之,即“全1出0,有0出1”。所以,圖6.3.1所示的電路為與非門,其邏輯表達(dá)式為6.3.2集電極開路與非門和三態(tài)邏輯門

1.集電極開路與非門在用門電路組合成各種邏輯電路時(shí),為了增強(qiáng)TTL與非門電路的驅(qū)動(dòng)能力和擴(kuò)展邏輯功能,往往需要把幾個(gè)TTL與非門的輸出端并聯(lián)起來(lái)。但是,上面討論過(guò)的TTL與非門是不能將其輸出端直接并聯(lián)起來(lái)的,其原因是:它們的輸出級(jí)都是推拉式電路。這樣,無(wú)論與非門輸出是處于高電平還是低電平,其輸出電阻都很小(約為幾歐姆或幾十歐姆),如將它們的輸出端相連,則可能出現(xiàn)如圖6.3.3所示的情況。圖6.3.3推拉輸出級(jí)TTL與非門輸出端并聯(lián)的情況倘若G1門的輸出為高電平,而G2門的輸出為低電平,那么G1門中的V4管和G2門中的V5管都處于導(dǎo)通狀態(tài),又由于兩門的輸出級(jí)是推拉式電路,其輸出電阻都很低,因此必然形成從電源UCC流經(jīng)G1門的V4管和G2門的V5管到地的大電流,并且這個(gè)大電流的值將隨著在輸出端并聯(lián)的輸出為高電平的門數(shù)的增加而增大。這個(gè)大電流的值會(huì)遠(yuǎn)遠(yuǎn)超過(guò)V5管所能承受的最大電流,使該門燒毀,或者使該門的輸出低電平升高,造成邏輯混亂(難以判定該門輸出是邏輯“0”還是邏輯“1”)。所以,推拉式輸出級(jí)的TTL與非門是不允許在輸出端并聯(lián)連接的。為了能將幾個(gè)與非門在輸出端直接并聯(lián)起來(lái),而又不致出現(xiàn)上述問(wèn)題,于是又產(chǎn)生了一種集電極開路的與非門,如圖6.3.4所示。圖6.3.4集電極開路與非門電路及邏輯符號(hào)集電極開路與非門簡(jiǎn)稱OC門,其電路結(jié)構(gòu)特點(diǎn)如下:將推拉輸出級(jí)TTL與非門電路中的V3、V4管和電阻R4、R5都去掉,即使V5管的集電極開路。在使用OC門時(shí),再外接一個(gè)負(fù)載電阻RL。只要負(fù)載電阻RL和電源電壓的值選擇得合適,就能保證OC門輸出的高低電平符合與非門的邏輯規(guī)定,同時(shí)使V5管能安全地工作。兩個(gè)OC與非門并聯(lián)的輸出邏輯關(guān)系如圖6.3.5所示。圖6.3.5

OC與非門并聯(lián)的輸出邏輯關(guān)系

OC與非門G1的輸出邏輯表達(dá)式為;OC與非門G2的輸出邏輯表達(dá)式為。由于F1和F2是直接連在一起的,只有當(dāng)F1、F2均為高電平時(shí),輸出F才為高電平,只要F1、F2中有一個(gè)為低電平(或F1、F2均為低電平),輸出F就為低電平,因此,F1、F2連在一起,形成“與”的邏輯關(guān)系。又因?yàn)檫@種“與”的邏輯關(guān)系是直接通過(guò)線的連接實(shí)現(xiàn)的,所以通常稱它為“線與”邏輯。圖6.3.5中輸出F的邏輯表達(dá)式為

2.三態(tài)邏輯門(TSL門)上面討論的集電極開路與非門雖然可以實(shí)現(xiàn)“線與”邏輯功能。但是,由于外接負(fù)載電阻的選擇受相關(guān)條件的限制,不能選擇得太小,因此限制了電路的工作速度。另外,OC與非門去掉了V5管的有源負(fù)載,使電路的帶負(fù)載能力下降。為解決這些不足,一種既具有推拉輸出級(jí),又能實(shí)現(xiàn)“線與”邏輯的門電路就產(chǎn)生了,它就是三態(tài)與非門電路。所謂三態(tài),是指門電路的輸出除了具有一般TTL與非門低阻輸出的高電平和低電平兩種狀態(tài)外,還具有高輸出電阻的第三狀態(tài)——高阻態(tài)。應(yīng)該指出的是,三態(tài)邏輯門電路仍然是二值邏輯電路。1)TSL門的邏輯功能

TSL三態(tài)與非門電路及其邏輯符號(hào)如圖6.3.6所示,圖中,A、B為數(shù)據(jù)輸入端,為控制端(又稱使能端),低電平有效。圖6.3.6

TSL三態(tài)與非門電路及其邏輯符號(hào)當(dāng)=0時(shí),圖6.3.6中P點(diǎn)為高電平,二極管VD截止,端對(duì)電路沒有影響,TSL門的輸出狀態(tài)完全取決于輸入端A、B的狀態(tài),此時(shí)TSL門的邏輯功能和TTL與非門完全相同,即。這種狀態(tài)稱為三態(tài)門的“允許工作狀態(tài)”。當(dāng)=1時(shí),圖6.3.6(a)中P點(diǎn)為低電平(0.3V),二極管VD導(dǎo)通,使V3管的基極電位Ub3≈1V,因此迫使V4管截止;另一方面,P點(diǎn)的低電平(0.3V)又使V1管的基極電位Ub1=1V,迫使V2、V5管同處于截止?fàn)顟B(tài)。由于此時(shí)TSL門的輸出級(jí)V4、V5同時(shí)處于截止?fàn)顟B(tài),因此從電路輸出端F看進(jìn)去的阻抗為無(wú)窮大,這就是TSL門的“高阻狀態(tài)”,又稱“禁止態(tài)”。綜上分析,三態(tài)與非門的輸出狀態(tài)與輸入變量A、B和的邏輯關(guān)系如表6.3.1所示。由表6.3.1可知,電路的輸出狀態(tài)有高電平狀態(tài)、低電平狀態(tài)和高阻狀態(tài)三種,故稱它為三態(tài)邏輯門,簡(jiǎn)稱為TSL邏輯門。使用中應(yīng)注意,TSL門的控制端EN是低電平還是高電平都為TSL門的“允許工作狀態(tài)”,因?yàn)椴煌瑥S家的TSL產(chǎn)品其控制方法有所不同。

2)TSL門的應(yīng)用在數(shù)字系統(tǒng),特別是在計(jì)算機(jī)系統(tǒng)中,TSL門的應(yīng)用越來(lái)越廣泛,其主要用途如下:

(1)用TSL門構(gòu)成總線結(jié)構(gòu)。在計(jì)算機(jī)中,為了減少導(dǎo)線的數(shù)目,希望在同一根導(dǎo)線上能分時(shí)傳送幾個(gè)不同的數(shù)據(jù)或控制信號(hào),這時(shí)可用TSL門來(lái)實(shí)現(xiàn),電路的連接如圖6.3.7所示。圖6.3.7用TSL門構(gòu)成總線結(jié)構(gòu)數(shù)據(jù)或控制信號(hào),這時(shí)可用TSL門來(lái)實(shí)現(xiàn),電路的連接如圖6.3.7所示。在計(jì)算機(jī)中,常把能分時(shí)傳送信號(hào)的導(dǎo)線稱為總線。由圖6.3.7可見,只要讓各個(gè)TSL門的控制端(

)輪流變?yōu)榈碗娖?任何時(shí)刻只能有一個(gè)門的端為低電平),那么各個(gè)TSL門的輸出F1,F2,…,Fn就可以經(jīng)同一總線輪流地發(fā)送到接收端,而不會(huì)互相干擾,或產(chǎn)生數(shù)據(jù)混亂。

(2)用TSL門實(shí)現(xiàn)數(shù)據(jù)的雙向傳送。利用TSL門實(shí)現(xiàn)數(shù)據(jù)雙向傳送的電路連接如圖6.3.8所示。由圖可見,當(dāng)TSL門的控制端=0時(shí),G2門處于高阻狀態(tài),而G1門處于允許工作狀態(tài),則數(shù)據(jù)D1經(jīng)G1門反相后經(jīng)總線傳送到接收方。反之,當(dāng)TSL門的控制端=1時(shí),G1門處于高阻狀態(tài),而G2門處于允許工作狀態(tài),則對(duì)方發(fā)送的數(shù)據(jù)D2經(jīng)總線和G2門反相后被本端接收。圖6.3.8用TSL門實(shí)現(xiàn)數(shù)據(jù)雙向傳送6.4

MOS集成門電路

6.4.1

MOS反相器

1.NMOS反相器圖6.4.1所示電路為NMOS反相器。VTN1為工作管,柵極G1為輸入端,VTN2是負(fù)載管,VTN1的漏極D1和VTN2的源極S2相連后作為輸出端。圖6.4.1

NMOS反相器

VTN1和VTN2均是NMOS場(chǎng)效應(yīng)管。

VTN1管的跨導(dǎo)gm1較大,約100～200μA/V,導(dǎo)通時(shí)電阻較小,用RON1表示。

VTN2管的跨導(dǎo)gm2較小,約5～10μA/V,導(dǎo)通時(shí)電阻較大,用RON2表示。RON2>>RON1,相差約20倍以上。

NMOS反相器的工作原理如下:當(dāng)輸入ui為低電平，即UiL=0V時(shí),VTN1管截止,VTN2管導(dǎo)通。輸出uO=UDD－UGS2=UDD－UTN2

為高電平,其中,UTN2是VTN1管的開電壓。當(dāng)輸入ui為高電平，即UiH=UDD時(shí),UGS1＞UTN1,VTN1管和VTN2管均導(dǎo)通。導(dǎo)通后的等效電路見圖6.4.1(b)。輸出電壓uO由等效電路求得:為低電平。分析可知:輸入ui為低電平UiL時(shí),輸出為高電平UOH=

UDD－UTN2,輸入ui為高電平UiH時(shí),輸出為低電平uOL≈0V,故輸出與輸入波形反相。

2.CMOS反相器

1)電路組成

CMOS反相器的電路如圖6.4.2所示。圖中,VTN反相管是N溝道場(chǎng)效應(yīng)管,VTP負(fù)載管是P溝道場(chǎng)效應(yīng)管,兩管的柵極連接作反相器的輸入端,兩管的漏極連接作反相器的輸出端。兩管的開啟電壓分別是UTN(正值)、UTP(負(fù)值),電源電壓UDD＞|UTN|+|UTP|。圖6.4.2

CMOS反相器

2)工作原理當(dāng)輸入ui為高電平UiH=UDD時(shí),VTN管的柵源電位差為UGSN=UDD＞UTN,故VTN管導(dǎo)通,而VTP管的柵源電位差UGSP=0V＞UTP,故VTP管截止。VTN管的導(dǎo)通電阻是(Ron)N,約為幾百歐姆;VTP管的截止電阻是(Roff)P,為100MΩ以上。這時(shí)反相器的輸出電壓為低電平。當(dāng)輸入ui為低電平UiL=0V時(shí),VTN管的柵源電位差為UGSN=0V＜UTN,故VTN管截止,而VTP管的柵源電位差UGSP=－UDD＜UTP,故VTP管導(dǎo)通。VTN管的截止電阻是(Roff)N,為100MΩ以上;VTP管的導(dǎo)通電阻為(Ron)P,約為幾百歐姆。這時(shí)反相器的輸出電壓uO應(yīng)為高電平,即故輸入A為“1”,則輸出F為“0”;輸入A為“0”,則輸出F為“1”。6.4.2

CMOS邏輯門電路

1.“與非”門電路圖6.4.3是雙輸入端的CMOS“與非”門電路。圖中,電路的兩個(gè)工作管VTN1、VTN2相串聯(lián),兩個(gè)負(fù)載管VTP1、VTP2相并聯(lián),A、B是電路的輸入端,F是電路輸出端。圖6.4.3

CMOS“與非”門

CMOS“與非”門電路的工作原理如下:當(dāng)輸入A、B中有一個(gè)為低電平時(shí),VTN1、VTN2兩管中必有一個(gè)以上管子處于截止?fàn)顟B(tài),而負(fù)載管VTP1、VTP2必有一個(gè)以上管子是導(dǎo)通的,電路輸出F為高電平。當(dāng)輸入A、B都為高電平時(shí),工作管VTN1、VTN2同時(shí)導(dǎo)通,負(fù)載管VTP1、VTP2同時(shí)截止,電路輸出F為低電平。因此電路輸出F和輸入A、B的關(guān)系為

2.“或非”門電路圖6.4.4所示的是雙輸入端“或非”門電路。圖中,工作管VTN1、VTN2相并聯(lián),負(fù)載管VTP1、VTP2相串聯(lián),A、B是電路的兩個(gè)輸入端,F是電路的輸出端。圖6.4.4

CMOS“或非”門

CMOS“或非”門電路的工作原理如下:當(dāng)輸入A、B全為低電平時(shí),VTN1和VTN2都截止,而VTP1和VTP2均導(dǎo)通,此時(shí)電路輸出F為高電平。當(dāng)輸入A、B中有一個(gè)以上為高電平時(shí),VTN1和VTN2中必有一管是導(dǎo)通的,而VTP1和VTP2中至少有一管是截止的,此時(shí)電路輸出F為低電平。分析可知,電路輸出F和輸入A、B之間的關(guān)系為。

3.傳輸門(TG)和模擬開關(guān)圖6.4.5(a)是CMOS傳輸門電路,圖(b)是傳輸門的邏輯符號(hào)。傳輸門的作用相當(dāng)于一個(gè)可控開關(guān),在控制信號(hào)作用下,開關(guān)閉合或斷開。圖6.4.5

CMOS傳輸門

CMOS傳輸門電路的組成如下:兩個(gè)互補(bǔ)的MOS管VTP和VTN的漏極相連,源極相連,分別構(gòu)成傳輸門的輸入端和輸出端,兩柵極分為兩個(gè)反相的控制電壓C和。構(gòu)成傳輸門的MOS管其源區(qū)和漏區(qū)是對(duì)稱的,所以源極和漏極可以交換使用,即輸出F和輸入A可以交換。

CMOS傳輸門電路的工作原理如下:假定電源電壓UDD=10V,控制信號(hào)高電平為10V,低電平為0V,需要傳送的信號(hào)的高、低電平也為10V和0V,兩管的開啟電壓UTN=|UTP|=3.5V。

(1)傳輸門導(dǎo)通情況,C=10V,

=0V?？刂贫薈=10V,

=0V,ui=0～10V時(shí),傳輸門處于導(dǎo)通狀態(tài),相當(dāng)于開關(guān)閉合,信號(hào)可以雙向傳送,既可以由A流向F,也可以由F流向A。當(dāng)信號(hào)ui在0～3.5V范圍內(nèi)變化時(shí),VTN管導(dǎo)通,其導(dǎo)通電阻約幾百歐姆,而VTP截止,其截止電阻約108Ω,總的并聯(lián)電阻呈低阻狀態(tài)。當(dāng)信號(hào)ui在3.5～6.5V范圍內(nèi)變化時(shí),VTN和VTP兩管同時(shí)導(dǎo)通,也呈低阻導(dǎo)通狀態(tài)。當(dāng)信號(hào)ui在6.5～10V范圍內(nèi)變化時(shí),VTN管截止,截止電阻約108Ω,VTP管導(dǎo)通,導(dǎo)通電阻約幾百歐姆,傳輸門仍呈低阻導(dǎo)通狀態(tài)。

(2)傳輸門截止情況,C=0V,

=10V。當(dāng)控制端C=0V,

=10V時(shí),傳輸門處于截止?fàn)顟B(tài),相當(dāng)于開關(guān)斷開,輸入和輸出隔離,信號(hào)不能傳送。當(dāng)信號(hào)uO在0～10V范圍內(nèi)變化時(shí),VTN管的柵源電位差UGSN=0～－10V＜0,故VTN管截止,而VTP管柵源電位差UGSP=0～10V＞0,故VTP管也截止。這樣兩管均處于截止?fàn)顟B(tài),截止電阻約108Ω,輸入A和輸出F隔離,傳輸門截止。將一個(gè)傳輸門和一個(gè)CMOS反相器按圖6.4.6所示的方式連接。反相器的輸入端接傳輸門控制端C,反相器輸出端連接傳輸門的控制端,則可構(gòu)成單刀模擬開關(guān)。

C為高電平邏輯1時(shí),傳輸門導(dǎo)通,輸入A和輸F可以進(jìn)行雙向數(shù)據(jù)傳送。

C為低電平邏輯0時(shí),傳輸門斷開,不能進(jìn)行數(shù)據(jù)傳送。CMOS傳輸門和反相器是CMOS電路的兩個(gè)基本單元,任何復(fù)雜的CMOS集成電路均是由這兩個(gè)基本電路構(gòu)成的。圖6.4.6模擬開關(guān)6.5使用集成電路的注意事項(xiàng)6.5.1使用TTL電路的注意事項(xiàng)

1.多余輸入端的處理

(1)懸空不用相當(dāng)于該輸入端接高電平。這種方法簡(jiǎn)單,在外界干擾很小的場(chǎng)合下使用。

(2)與同一門電路的其他輸入端并聯(lián)。這種做法影響前級(jí)負(fù)載，并增加輸入電容,影響電路的工作速度。

(3)將多余輸入端直接接電源UCC(與門、與非門)或接地(或門、或非門)。采用這種方法時(shí),電路工作可靠。

2.輸出端的連接問(wèn)題具有推拉輸出的TTL電路不允許輸出端互相連接,一旦出現(xiàn)輸出互連,將損壞器件。集電極開路OC門和三態(tài)邏輯門電路(TSL)允許輸出端互相連接,實(shí)現(xiàn)線與功能。輸出端不可直接接電源UCC或直接接地,OC門必須經(jīng)外接電阻后再接電源。6.5.2使用CMOS電路的注意事項(xiàng)

CMOS集成電路是一種高輸入阻抗,微功耗的器件,使用時(shí)必須十分注意。

1.輸入端的處理

CMOS集成電路大都采用電阻二極管保護(hù)電路,以避免靜電高壓擊穿柵極與襯底之間的SiO2絕緣層。加保護(hù)電路后,CMOS電路的輸入電阻略有下降,約為108～1011Ω。在使用時(shí),仍需注意以下幾點(diǎn):

(1)不使用的輸入端不能懸空,應(yīng)根據(jù)邏輯功能接UDD(與門、與非門)或USS(或門、或非門)。

(2)多余輸入端不要并聯(lián)使用。因?yàn)椴⒙?lián)使用將增加輸入端的電容量,降低工作速度。

(3)CMOS電路在未接通電源以前,不允許輸入端先行輸入信號(hào)。

(4)CMOS電路輸入信號(hào)的幅值必須嚴(yán)格小于電源電壓,要求USS≤ui≤UDD。

2.輸出端的處理

(1)輸出端不能直接接UDD(或接USS)。

(2)CMOS電路(三態(tài)電路除外)的輸出不能并聯(lián)構(gòu)成線與。因?yàn)椴煌骷膮?shù)不一致,若輸出端并聯(lián),則可能導(dǎo)致NMOS管和PMOS管同時(shí)導(dǎo)通,形成大電流,損壞器件。

3.其他注意事項(xiàng)

(1)CMOS集成電路在使用時(shí)一定要先接通電源,后接入信號(hào),實(shí)驗(yàn)工作者尤需注意。

(2)UDD和USS絕不允許接反,電源正端UDD對(duì)于負(fù)端USS必須要大于0.5V以上,電源極性的倒接將使電路永久性失效。

(3)器件中不使用的輸入端決不能懸空,必須按功能接UDD(或USS)。6.5.3

TTL與CMOS電路的接口

1.TTL驅(qū)動(dòng)CMOS電路

TTL電路驅(qū)動(dòng)CMOS電路可采用TTLOC門來(lái)實(shí)現(xiàn),如圖6.5.1所示。圖6.5.1

TTL驅(qū)動(dòng)CMOS電路

2.CMOS驅(qū)動(dòng)TTL電路

CMOS電路具有較寬的工作電壓,可以在5V下工作,因此CMOS電路的輸出邏輯電平可以滿足TTL電路的要求。CMOS電路的驅(qū)動(dòng)能力較低,目前已有專用的接口電路——緩沖器,如CC4009是雙電源六反相緩沖器,CC4010是雙電源六同相緩沖器,CC4049是單電源六反相緩沖器,CC4050是單電源六同相緩沖器,視需要可靈活選擇使用,如圖6.5.2所示。圖6.5.2

CMOS驅(qū)動(dòng)TTL電路本章小結(jié)本章討論了晶體管的開關(guān)特性,晶體三極管反相器,TTL和MOS集成邏輯門的電路結(jié)構(gòu)、工作原