《Xilinx FPGACPLD設(shè)計(jì)初級(jí)教程》課件實(shí)驗(yàn)六

實(shí)驗(yàn)六

數(shù)碼管蛇形顯示

1.實(shí)驗(yàn)?zāi)康?/p>

◆掌握利用人眼惰性現(xiàn)象讓幾個(gè)數(shù)碼管同時(shí)顯示的方法。

◆掌握ISE9.1i綜合工具的使用。

◆掌握ModelSimSE6.2b仿真工具的使用。

◆掌握引腳分配方法。

◆掌握J(rèn)TAG下載工具的使用。

2.實(shí)驗(yàn)內(nèi)容

本實(shí)驗(yàn)要求以EZBoard為開發(fā)板，完成邏輯設(shè)計(jì)后并下板測試。實(shí)現(xiàn)的功能為：以一只pb按鍵作為復(fù)位鍵，另一只pb按鍵作為啟動(dòng)鍵。啟動(dòng)后蛇形顯示從左向右、從右向左不停地移動(dòng)。EZBoard開發(fā)板上的晶振頻率為4MHz，按鍵pb(1)～pb(4)在按下時(shí)為低電平，數(shù)碼管低電平驅(qū)動(dòng)。

設(shè)計(jì)的端口連接如圖T6.1所示，方框里的名稱為設(shè)計(jì)模塊中定義的名稱(此名稱是本實(shí)驗(yàn)參考程序中定義的名稱)，方框外的名稱為對(duì)應(yīng)EZBoard開發(fā)板上的器件名稱。圖T6.1數(shù)碼蛇形顯示端口連接說明：本實(shí)驗(yàn)參考程序代碼中，蛇形顯示的移動(dòng)方式如圖T6.2所示(步驟1～26)，開始時(shí)點(diǎn)亮一只數(shù)碼管，并置數(shù)為8。設(shè)計(jì)者也可另行設(shè)計(jì)其他方式。圖T6.2蛇形顯示移動(dòng)步驟要完成此實(shí)驗(yàn)，應(yīng)按照下面的步驟一步一步進(jìn)行。

(1)使用ISE9.1i新建工程項(xiàng)目。

(2)使用ISE9.1i文本編輯器進(jìn)行電路邏輯設(shè)計(jì)。

(3)使用ISE9.1i綜合工程項(xiàng)目。

(4)使用ISE9.1i文本編輯器編寫測試文件。

(5)使用ModelSimSE6.2b工具進(jìn)行仿真測試。

(6)使用ISE9.1i工具進(jìn)行引腳分配、布線并生成下載的jed文件。

(7)通過JTAG下載線將PC機(jī)與EZBoard板卡連接起來，使用ISE9.1i的iMPACT工具將jed文件下載至EZBoard板卡上。

(8)通過按鍵,觀察數(shù)碼管上的蛇形移動(dòng)，以此來驗(yàn)證邏輯設(shè)計(jì)的正確性。

3.實(shí)驗(yàn)步驟

(1)建立ISE工程。

具體步驟如下：

①打開ISE9.1i，選擇“開始”→“程序”→“XilinxISE9.1i”→“ProjectNavigator”(或者直接雙擊桌面圖標(biāo)啟動(dòng)ISE)。

②新建一個(gè)工程項(xiàng)目，選擇菜單命令“File”→“NewProject”(如果打開ISE后，上面已經(jīng)有存在的工程項(xiàng)目，請(qǐng)選擇“File”→“CloseProject”)。圖T6.3新建工程向?qū)Б茉趶棾龅摹癉eviceProperties”對(duì)話框中選擇FPGA的型號(hào)、仿真工具和硬件描述語言類型。

●?Family:XC9500XLCPLDs。

●?Device:XC95144XL。

●?Package:TQ100。

●?Speed:–10。

●?SynthesisTool:XST(VHDL/Verilog)。

●?Simulator:ModelSim-SEVerilog。

●?PreferredLanguage:Verilog(如果是VHDL語言用戶，請(qǐng)選擇VHDL)。⑤點(diǎn)擊“Next”按鈕，彈出“CreateNewSource”對(duì)話框。

⑥點(diǎn)擊“Next”按鈕，彈出“AddExistingSources”對(duì)話框。

⑦點(diǎn)擊“Next”按鈕，在彈出的“ProjectSummary”對(duì)話框中點(diǎn)擊“Finish”按鈕，完成工程項(xiàng)目的建立，如圖T6.4所示。圖T6.4“ProjectSummary”對(duì)話框

(2)使用文本編輯形式完成對(duì)電路功能的描述，并完成綜合。

具體步驟如下：

①在新建工程向?qū)瓿梢院螅c(diǎn)擊“New”按鈕，如圖T6.5所示。圖T6.5點(diǎn)擊“New”按鈕②在出現(xiàn)的“New”對(duì)話框里選擇“TextFile”，點(diǎn)擊“OK”按鈕，如圖T6.6所示。圖T6.6選擇“TextFile”③此時(shí)在新建的文本對(duì)話框中，按照本實(shí)驗(yàn)的功能說明，用VerilogHDL或VHDL語言完成此實(shí)驗(yàn)功能的邏輯編程。

④待程序設(shè)計(jì)完成后，選擇菜單“File”→“SaveAs”保存文件，在“文件名”里填寫要保存文件的名字(這里以lab6.v為例)，然后點(diǎn)擊“保存”按鈕，如圖T6.7所示。圖T6.7保存文件⑤在工程項(xiàng)目的“Sources”窗口中右擊“xc95144xl-10TQ100”，選擇“AddSource...”，如圖T6.8所示。圖T6.8加入源代碼⑥通過上一步驟會(huì)出現(xiàn)“AddExistingSources”對(duì)話框，在此對(duì)話框中選擇lab6.v文件，點(diǎn)擊“打開”按鈕，如圖T6.9所示。圖T6.9選擇源代碼⑦在隨后出現(xiàn)的“AddingSoureFiles…”對(duì)話框中點(diǎn)擊“OK”按鈕，如圖T6.10所示。圖T6.10添加源文件⑧在工程項(xiàng)目的“Sources”窗口中，單擊“l(fā)ab6.v”，在工程項(xiàng)目的資源操作窗口(Processes)中展開“ImplementDesign”,雙擊“Synthesize-XST”，進(jìn)行綜合，綜合完成后如圖T6.11所示。圖T6.11綜合設(shè)計(jì)注意：綜合完成后，在“Synthesize-XST”上會(huì)顯示一個(gè)小圖標(biāo)，表示該步驟的完成情況。有些警告是可以忽略的。圖標(biāo)的含義如下：

●“對(duì)號(hào)”表示該操作步驟成功完成。

●“嘆號(hào)”表示該操作步驟雖完成，但有警告信息。

●“叉號(hào)”表示該操作步驟因錯(cuò)誤而未完成。

如果編寫的程序有錯(cuò)誤，請(qǐng)查看“errors”窗口里的提示信息，并修改相應(yīng)的錯(cuò)誤代碼，然后保存，再進(jìn)行綜合。

(3)使用ModelSimSE6.2b仿真工具對(duì)電路進(jìn)行前仿真測試。具體步驟如下：

①在ISEProjectNavigator中，選擇菜單“File”→“New”，在出現(xiàn)的“New”對(duì)話框中選擇“TextFile”，點(diǎn)擊“OK”按鈕，此時(shí)在新建的文本對(duì)話框里編寫仿真程序。

②待編寫完仿真程序后，選擇菜單“File”→“SaveAs”，在出現(xiàn)的“保存文本”對(duì)話框的“文件名”中輸入lab6_tp.v，然后點(diǎn)擊“保存”按鈕。

③在ISEProjectNavigator中，選擇菜單“Project”→“AddSource”，指向上一步驟保存的lab6_tp.v文件夾目錄，選擇lab6_tp.v文件，點(diǎn)擊“打開”按鈕。在彈出的“AddingSourceFiles…”對(duì)話框里，點(diǎn)擊“OK”按鈕，如圖T6.12所示。圖T6.12添加仿真文件④在工程項(xiàng)目的Sources窗口中，確?！癝ourcesfor”的選項(xiàng)為“BehavioralSimulation”。

⑤在工程項(xiàng)目的Sources窗口中，選中工程的頂層文件lab6_tp.v(注意這很關(guān)鍵，不然仿真的波形出不來)，然后展開工程的資源操作窗口(Processes)里的“ModelSimSimulator”選項(xiàng)，雙擊“SimulateBehavioralModel”，進(jìn)入“ModelSimSE6.2b”仿真環(huán)境。

⑥按照相關(guān)步驟，最后仿真出來的參考波形如圖T6.13所示。圖T6.13時(shí)序波形

(4)分配引腳，并完成布線，生成下載的二進(jìn)制文件。

具體步驟如下：

①在工程項(xiàng)目的“Sources”窗口中，確?！癝ourcesfor”選擇了“Synthesis/Implementation”選項(xiàng)。此時(shí)單擊工程的頂層文件lab6.v，在工程項(xiàng)目的資源操作窗口(Processes)中，展開“UserConstraints”，并雙擊“AssignPackagePins”。在隨后出現(xiàn)的“ProjectNavigator”對(duì)話框里，點(diǎn)擊“Yes”按鈕。

②在XilinxPACE中瀏覽“DesignObjectList-I/OPins”窗口，在Loc中輸入對(duì)應(yīng)的引腳。圖T6.14為配置好的此實(shí)驗(yàn)的引腳圖表。圖T6.14參考“l(fā)ab6_ucf.txt”文件配置引腳③在XilinxPACE窗口中，選擇“File”→“Save”。在出現(xiàn)的“BusDelimiter”對(duì)話框里，選擇默認(rèn)的“XSTDefault”形式，點(diǎn)擊“OK”按鈕。

④關(guān)閉XilinxPACE窗口。在工程項(xiàng)目的資源操作窗口(Processes)中雙擊“ImplementDesign”，進(jìn)行布局布線并生成jed下載文件，如圖T6.15所示。圖T6.15進(jìn)行布局布線注意：布局布線完成后，如有錯(cuò)誤出現(xiàn)，請(qǐng)查看芯片類型和引腳配置是否正確。

(5)接通板卡電源和JATG下載線，并下載jed程序到板卡上進(jìn)行測試。

具體步驟如下：

①用JTAG-USB下載線或并口JTAG下載線將PC機(jī)與EZBoard板卡JTAG接口連接起來。

②展開“GenerateProgrammingFile”，雙擊“ConfigureDevice(iMPACT)”，如圖T6.16所示。在出現(xiàn)“iMPACT–WelcometoiMPACT”對(duì)話框后，單擊“Finish”按鈕。圖T6.16啟動(dòng)iMPACT③在為xc95144xl芯片選擇對(duì)應(yīng)的下載程序時(shí)，選lab6.jed，點(diǎn)擊“Open”按鈕，如圖T6.1