《Xilinx FPGACPLD設(shè)計初級教程》課件實驗七

實驗七

數(shù)字秒表一

1.實驗目的

◆掌握用硬件描述語言編寫程序。

◆掌握ISE9.1i綜合工具的使用。

◆掌握ModelSimSE6.2b仿真工具的使用。

◆掌握引腳分配方法。

◆掌握JTAG下載工具的使用。

2.實驗內(nèi)容

本實驗要求以EZBoard為開發(fā)板，完成邏輯設(shè)計后并下板測試。實現(xiàn)的功能為：以一只pb按鍵作為復位鍵，以另一只pb按鍵作為啟動鍵。按復位鍵復位后，數(shù)碼管全部清零。當按下啟動鍵(下降沿觸發(fā))時，數(shù)碼管開始累加，范圍為0～60:00，秒鐘數(shù)字變化間隔為1s，數(shù)字到60:00時暫停。當再次按下此鍵(下降沿觸發(fā))時，數(shù)碼管停止累加并保持當前顯示狀態(tài)。EZBoard開發(fā)板上的晶振頻率為4MHz，按鍵pb(1)～pb(4)在按下時為低電平，數(shù)碼管低電平驅(qū)動。設(shè)計的端口連接如圖T7.1所示，方框里的名稱為設(shè)計模塊中定義的名稱(此名稱是本實驗參考程序中定義的名稱)，方框外的名稱為對應EZBoard開發(fā)板上的器件名稱。圖T7.1數(shù)字秒表端口連接要完成此實驗，應按照下面的步驟一步一步進行。

(1)使用ISE9.1i新建工程項目。

(2)使用ISE9.1i文本編輯器進行電路邏輯設(shè)計。

(3)使用ISE9.1i綜合工程項目。

(4)使用ISE9.1i文本編輯器編寫測試文件。

(5)使用ModelSimSE6.2b工具進行仿真測試。

(6)使用ISE9.1i工具進行引腳分配、布線并生成下載的jed文件。

(7)通過JTAG下載線將PC機與EZBoard板卡連接起來，使用ISE9.1i的iMPACT工具將jed文件下載至EZBoard板卡上。

(8)通過按鍵,觀察EZBoard板卡上的數(shù)字顯示，以此來驗證邏輯設(shè)計的正確性。

3.實驗步驟

(1)建立ISE工程。

具體步驟如下：

①打開ISE9.1i，選擇“開始”→“程序”→“XilinxISE9.1i”→“ProjectNavigator”(或者直接雙擊桌面圖標啟動ISE)。

②新建一個工程項目，選擇菜單命令“File”→“NewProject”(如果打開ISE后，上面已經(jīng)有存在的工程項目，請選擇“File”→“CloseProject”)。圖T7.2新建工程向?qū)Б茉趶棾龅摹癉eviceProperties”對話框中選擇FPGA的型號、仿真工具和硬件描述語言類型。

●?Family:XC9500XLCPLDs。

●?Device:XC95144XL。

●?Package:TQ100。

●?Speed:–10。

●?SynthesisTool:XST(VHDL/Verilog)。

●?Simulator:Modelsim-SEVerilog。

●?PreferredLanguage:Verilog(如果是VHDL語言用戶，請選擇VHDL)。⑤點擊“Next”按鈕，彈出“CreateNewSource”對話框。

⑥點擊“Next”按鈕，彈出“AddExistingSources”對話框。

⑦點擊“Next”按鈕，在彈出的“ProjectSummary”對話框中點擊“Finish”按鈕，完成工程項目的建立，如圖T7.3所示。圖T7.3“ProjectSummary”對話框

(2)使用文本編輯形式完成對電路功能的描述，并完成綜合。

具體步驟如下：

①在新建工程向?qū)瓿梢院?，點擊“New”按鈕，如圖T7.4所示。圖T7.4點擊“New”按鈕②在出現(xiàn)的“New”對話框里選擇“TextFile”，點擊“OK”按鈕，如圖T7.5所示。圖T7.5選擇“TextFile”③此時在新建的文本對話框中，?按照本實驗的功能說明，用VerilogHDL或VHDL語言完成此實驗功能的邏輯編程。

④待程序設(shè)計完成后，選擇菜單“File”→“SaveAs”保存文件，在“文件名”里填寫要保存文件的名字(這里以lab7.v為例)，然后點擊“保存”按鈕，如圖T7.6所示。圖T7.6保存文件⑤在工程項目的“Sources”窗口中右擊“xc95144xl-10TQ100”，選擇“AddSource…”，如圖T7.7所示。圖T7.7加入源代碼⑥通過上一步驟會出現(xiàn)“AddExistingSources”對話框，在此對話框中選擇lab7.v文件，點擊“打開”按鈕，如圖T7.8所示。圖T7.8選擇源代碼⑦在隨后出現(xiàn)的“AddingSourceFiles…”對話框中點擊“OK”按鈕，如圖T7.9所示。圖T7.9添加源文件⑧在工程項目的“Sources”窗口中，單擊“l(fā)ed7.v”，在工程的資源操作窗口(Processes)中展開“ImplementDesign”，雙擊“Synthesize-XST”，進行綜合，綜合完成后如圖T7.10所示。圖T7.10綜合設(shè)計

(3)使用ModelSimSE6.2b仿真工具對電路進行前仿真測試。

具體步驟如下：

①在ISEProjectNavigator中，選擇菜單“File”→“New”，在出現(xiàn)的“New”對話框中選擇“TextFile”，點擊“OK”按鈕，此時在新建的文本對話框里編寫仿真程序。

②待編寫完仿真程序后，選擇菜單“File”→“SaveAs”，在出現(xiàn)的“保存文本”對話框的“文件名”中輸入lab7_tp.v，然后點擊“保存”按鈕。③在ISEProjectNavigator中，選擇菜單“Project”→“AddSource”，指向上一步驟保存的lab7_tp.v文件夾目錄，選擇lab7_tp.v文件，點擊“打開”按鈕。在彈出的“AddingSourceFiles…”對話框里，點擊“OK”按鈕，如圖T7.11所示。圖T7.11添加仿真文件④在工程項目的“Sources”窗口中，確?！癝ourcesfor”的選項為“BehavioralSimulation”。

⑤在工程項目的“Sources”窗口中，選中工程的頂層文件lab7_tp.v(注意這很關(guān)鍵，不然仿真的波形出不來)，然后展開工程的資源操作窗口(Processes)中的“ModelSimSimulator”選項，雙擊“SimulateBehavioralModel”，進入“ModelSimSE6.2b”仿真環(huán)境。

⑥按照相關(guān)步驟，最后仿真出來的參考波形如圖T7.12所示。圖T7.12時序波形

(4)分配引腳，并完成布線，生成下載的二進制文件。

具體步驟如下：

①在工程項目的“Sources”窗口中，確?！癝ourcesfor”選擇了“Synthesis/Implementation”選項。此時單擊工程的頂層文件lab7.v，在工程項目的資源操作窗口(Processes)中，展開“UserConstraints”，并雙擊“AssignPackagePins”。在隨后出現(xiàn)的“ProjectNavigator”對話框里，點擊“Yes”按鈕。

②在XilinxPACE中瀏覽“DesignObjectList-I/OPins”窗口，在Loc中輸入對應的引腳。圖T7.13為配置好的此實驗的引腳圖表。圖T7.13參考“l(fā)ab7_ucf.txt”文件配置引腳③在XilinxPACE窗口中，選擇“File”→“Save”。在出現(xiàn)的“BusDelimiter”對話框中，選擇默認的“XSTDefault”形式，點擊“OK”按鈕。

④關(guān)閉XilinxPACE窗口。在工程項目的資源操作窗口(Processes)中雙擊“ImplementDesign”，進行布局布線并生成jed下載文件，如圖T7.14所示。圖T7.14進行布局布線注意：布局布線完成后，如有錯誤出現(xiàn)，請查看芯片類型和引腳配置是否正確。

(5)接通板卡電源和JATG下載線，并下載jed程序到板卡上進行測試。

具體步驟如下：

①用JTAG-USB下載線或并口JTAG下載線將PC機與EZBoard板卡JTAG接口連接起來。

②展開“GenerateProgrammingFile”，雙擊“ConfigureDevice(iMPACT)”，如圖T7.15所示。在出現(xiàn)“iMPACT-WelcometoiMPACT”對話框后，單擊“Finish”按鈕。圖T7.15啟動iMPACT③在為xc95144xl芯片選擇對應的下載程序時，選擇lab7.jed，點擊“Open”按鈕，如圖T7.16所示。圖T7.16選擇