《電子與電工技術(shù)》課件第14章

14.1概述

14.2觸發(fā)器

14.3時(shí)序邏輯電路的分析方法

14.4計(jì)數(shù)器與寄存器

14.5時(shí)序邏輯電路的設(shè)計(jì)方法

實(shí)訓(xùn)八觸發(fā)器與計(jì)數(shù)器的測(cè)試與應(yīng)用小結(jié)習(xí)題

第14章時(shí)序邏輯電路邏輯電路有兩大類，即前面所介紹的組合邏輯電路和時(shí)序邏輯電路。時(shí)序邏輯電路框圖如圖14－1所示。14.1概述圖14－1時(shí)序邏輯電路框圖14.2.1基本RS觸發(fā)器

1.電路結(jié)構(gòu)與工作原理

1)電路結(jié)構(gòu)

基本RS觸發(fā)器由兩個(gè)與非門構(gòu)成，電路如圖14－2所示。

和是信號(hào)輸入端，字母上的反號(hào)表示低電平有效(邏輯符號(hào)中用小圈表示)，腳標(biāo)D為直接觸發(fā)之意。它有兩個(gè)輸出端Q與，正常情況下，這兩個(gè)輸出端信號(hào)必須互補(bǔ)，否則會(huì)出現(xiàn)邏輯錯(cuò)誤。14.2觸發(fā)器圖14－2兩個(gè)與非門組成的基本RS觸發(fā)器的電路圖及波形圖

2)工作原理

(1)當(dāng)=0，=1時(shí)，無(wú)論觸發(fā)器原來(lái)處于什么狀態(tài)，其次態(tài)(觸發(fā)器接收輸入信號(hào)之后所處的新的穩(wěn)定狀態(tài)稱為次態(tài)，用Qn+1表示)一定為0，即Qn+1=0，=1，稱觸

發(fā)器處于置0(復(fù)位)狀態(tài)。

(2)當(dāng)=1，=0時(shí)，無(wú)論觸發(fā)器原來(lái)處于什么狀態(tài)，其次態(tài)一定為1，即Qn+1=1，=0，稱觸發(fā)器處于置1(置位)狀態(tài)。

(3)當(dāng)=1，=1時(shí)，觸發(fā)器狀態(tài)不變，即Qn+1=Qn，

=Qn，稱觸發(fā)器處于保持(記憶)狀態(tài)。

(4)當(dāng)=0，=0時(shí)，兩個(gè)與非門輸出均為1(高電平)，此時(shí)破壞了觸發(fā)器的互補(bǔ)輸出關(guān)系，而且當(dāng)、同時(shí)從0變化為1時(shí)，由于門的延遲時(shí)間不一致，使觸發(fā)器的

次態(tài)不確定，這種情況是不允許的。因此，規(guī)定輸入信號(hào)、不能同時(shí)為0，它們應(yīng)遵循=1的約束條件。

2.基本RS觸發(fā)器的功能描述

1)狀態(tài)轉(zhuǎn)移真值表(狀態(tài)表)

將觸發(fā)器的次態(tài)Qn+1(也稱“新態(tài)”)與原來(lái)的狀態(tài)Qn(也稱“現(xiàn)態(tài)”或“初態(tài)”)、輸入信號(hào)之間的邏輯關(guān)系用表格形式表示出來(lái)，這種表格就稱為狀態(tài)轉(zhuǎn)移真值表，簡(jiǎn)稱狀態(tài)

表。根據(jù)以上分析，基本RS觸發(fā)器的狀態(tài)轉(zhuǎn)移真值表如表14－1所示(表14－2有它的簡(jiǎn)化表)。它們與組合電路的真值表相似，不同的是觸發(fā)器的次態(tài)Qn+1不僅與輸入信號(hào)有關(guān)，還

與它的現(xiàn)態(tài)Qn有關(guān)，這正體現(xiàn)了時(shí)序電路的特點(diǎn)。表14－1基本RS觸發(fā)器狀態(tài)表14.2.2同步RS觸發(fā)器

基本RS觸發(fā)器的翻轉(zhuǎn)由外加的輸入信號(hào)直接決定，而數(shù)字系統(tǒng)中的各觸發(fā)器往往被要求在規(guī)定的時(shí)刻同時(shí)翻轉(zhuǎn)，這就需要由外加的時(shí)鐘脈沖來(lái)控制。同步RS觸發(fā)器就是一個(gè)具

有外加時(shí)鐘信號(hào)CP的觸發(fā)器。其電路結(jié)構(gòu)如圖14－3所示，邏輯符號(hào)見(jiàn)表14－2。

圖14－3同步RS觸發(fā)器電路圖該方程表明：當(dāng)CP=1時(shí)，時(shí)鐘信號(hào)為1時(shí)才允許外輸入信號(hào)起作用。

同理還可得出CP=1時(shí)，同步RS觸發(fā)器的狀態(tài)轉(zhuǎn)移真值表(見(jiàn)表14－2)。同步RS觸發(fā)器在R和S分別為1時(shí)清“0”和置“1”，稱為R、S高電平有效，所以邏輯符號(hào)的R、S輸入端不加小圓圈。根據(jù)真值表可得出同步RS觸發(fā)器的時(shí)序圖如圖14－4所示。圖14－4同步RS觸發(fā)器的波形圖14.2.3JK觸發(fā)器

JK觸發(fā)器是一種邏輯功能完善，通用性強(qiáng)的集成觸發(fā)器。在產(chǎn)品中應(yīng)用較多的是下降邊沿(負(fù)邊沿)觸發(fā)的邊沿型JK觸發(fā)器。JK觸發(fā)器的電路圖如圖14－5所示，邏輯符號(hào)見(jiàn)

表14－2。它有三種不同功能的輸入端。圖14－5邊沿JK觸發(fā)器電路圖負(fù)邊沿JK觸發(fā)器在CP下降沿產(chǎn)生翻轉(zhuǎn)，翻轉(zhuǎn)方向決定于CP下降前瞬間的J、K輸入信號(hào)。它只要求輸入信號(hào)在CP下降沿到達(dá)之前，而在CP=0及CP=1期間，J、K信號(hào)的任何變化都不會(huì)影響觸發(fā)器的輸出。因此這種觸發(fā)器在數(shù)據(jù)輸入端具有更強(qiáng)的抗干擾能力，其波形圖如圖14－6所示。圖14－6邊沿JK觸發(fā)器的理想波形圖14.2.4D和T觸發(fā)器

D觸發(fā)器是另一種使用廣泛的觸發(fā)器，它的基本結(jié)構(gòu)多為上升沿觸發(fā)的邊沿觸發(fā)器。D觸發(fā)器的邏輯符號(hào)見(jiàn)表14－2。D觸發(fā)器在CP脈沖上升沿觸發(fā)翻轉(zhuǎn)，觸發(fā)器的狀態(tài)取決于CP脈沖到來(lái)之前D端的狀態(tài)。其狀態(tài)方程為

Qn+1=D

D觸發(fā)器的應(yīng)用很廣，可用作數(shù)字信號(hào)的寄存，移位寄存，分頻和波形發(fā)生等。T觸發(fā)器的功能如表14－2。由功能表可見(jiàn)，在CP脈沖下降沿，當(dāng)T＝0時(shí)，時(shí)鐘脈沖作用后，其狀態(tài)保持不變；當(dāng)T＝1時(shí)，時(shí)鐘脈沖作用后，觸發(fā)器狀態(tài)翻轉(zhuǎn)。其狀態(tài)方程為：

在CP脈沖下降沿，僅有翻轉(zhuǎn)功能的觸發(fā)器被稱為T′觸發(fā)器。

各種觸發(fā)器的邏輯符號(hào)、邏輯功能表以及觸發(fā)方式如表14－2所示。表14－2觸發(fā)器14.2.5觸發(fā)器的功能轉(zhuǎn)換

在集成觸發(fā)器的產(chǎn)品中，每一種觸發(fā)器都有自己固定的邏輯功能，但可以利用轉(zhuǎn)換的方法獲得具有其它功能的觸發(fā)器。即要用一種類型的觸發(fā)器代替另一種類型的觸發(fā)器，如由于T和T′觸發(fā)器功能簡(jiǎn)單，并無(wú)此類獨(dú)立產(chǎn)品，這就需要進(jìn)行觸發(fā)器的功能轉(zhuǎn)換。轉(zhuǎn)換方法見(jiàn)表14－3。

以JK觸發(fā)器轉(zhuǎn)換為D、T觸發(fā)器為例，其電路圖如圖14－7所示。表14－3觸發(fā)器的功能轉(zhuǎn)換表圖14－7JK觸發(fā)器轉(zhuǎn)換為D、T觸發(fā)器

【例14－1】

試分析圖14－8所示時(shí)序邏輯電路。設(shè)起始態(tài)Q1Q0=00。

解根據(jù)該電路CP時(shí)鐘脈沖信號(hào)的連接方式可知，這是一個(gè)同步時(shí)序邏輯電路。

(1)求出各類方程。

驅(qū)動(dòng)方程：

J0=K0=1

J1=K1=X

14.3時(shí)序邏輯電路的分析方法圖14－8電路圖狀態(tài)方程(由JK觸發(fā)器的特征方程):

輸出方程：

(2)列出狀態(tài)轉(zhuǎn)換真值表。

將觸發(fā)器的現(xiàn)態(tài)Q1、Q0和外輸入信號(hào)X作為整個(gè)時(shí)序電路的輸入信號(hào)。在輸入變量X、Q1、Q0已知的條件下，代入狀態(tài)方程和輸出方程中，從而得到觸發(fā)器的次態(tài)、

和輸出值；該次態(tài)又作為新的初態(tài)來(lái)計(jì)算次態(tài)，如此繼續(xù)下去。所列狀態(tài)轉(zhuǎn)換真值表見(jiàn)表14－4。表14－4狀態(tài)轉(zhuǎn)換真值表

(3)根據(jù)表14－4，畫出電路狀態(tài)轉(zhuǎn)換圖如圖14－9所示。

圖14－9中，圓圈中的Q1Q0表示電路的狀態(tài)，X/Y表示此時(shí)電路的輸入/輸出狀態(tài)，圓圈之間用箭頭表示狀態(tài)轉(zhuǎn)換的方向。

畫出時(shí)序圖，如圖14－10所示。圖14－9狀態(tài)轉(zhuǎn)換圖圖14－10時(shí)序圖

(4)分析確定電路的邏輯功能。由狀態(tài)轉(zhuǎn)換真值表、轉(zhuǎn)換圖或時(shí)序圖可知：

X＝0時(shí)，狀態(tài)轉(zhuǎn)換是00→01→10→11→00→…

X＝1時(shí)，狀態(tài)轉(zhuǎn)移是00→11→10→01→00→…

該電路是可控制計(jì)數(shù)器。X＝０時(shí)，電路作二進(jìn)制加１計(jì)數(shù)；X＝１時(shí)，電路作二進(jìn)制減１計(jì)數(shù)。X是加減計(jì)數(shù)的控制信號(hào)。14.4.1計(jì)數(shù)器

計(jì)數(shù)器是一個(gè)用以實(shí)現(xiàn)計(jì)數(shù)功能的時(shí)序部件，它不僅可用來(lái)計(jì)脈沖數(shù)，還常用來(lái)作數(shù)字系統(tǒng)的定時(shí)、分頻和執(zhí)行數(shù)字運(yùn)算以及其它特定的邏輯功能。計(jì)數(shù)器種類很多，按構(gòu)成計(jì)數(shù)器中的各觸發(fā)器是否使用一個(gè)時(shí)鐘脈沖源來(lái)分，有同步計(jì)數(shù)器和異步計(jì)數(shù)器；根據(jù)計(jì)數(shù)制的不同，分為二進(jìn)制計(jì)數(shù)器、十進(jìn)制計(jì)數(shù)器和任意進(jìn)制計(jì)數(shù)器；根據(jù)計(jì)數(shù)的增減趨勢(shì)，分為加法、減法和可逆計(jì)數(shù)器。14.4計(jì)數(shù)器與寄存器

1．同步計(jì)數(shù)器

1)同步二進(jìn)制加法計(jì)數(shù)器

二進(jìn)制計(jì)數(shù)器按照二進(jìn)制數(shù)規(guī)律計(jì)數(shù)，如果用n表示二進(jìn)制代碼的位數(shù)，用N表示有效狀態(tài)數(shù)，則在二進(jìn)制計(jì)數(shù)器中,N=2n。因?yàn)橐粋€(gè)觸發(fā)器只能表示一位二進(jìn)制數(shù)，所以n位二

進(jìn)制計(jì)數(shù)器需要使用n個(gè)觸發(fā)器，能記的最大十進(jìn)制數(shù)為2n-1，經(jīng)過(guò)n個(gè)脈沖循環(huán)一次。圖14－11為3位同步二進(jìn)制加法計(jì)數(shù)器，由JK觸發(fā)器組成、下降沿觸發(fā)。圖14－113位同步二進(jìn)制加法計(jì)數(shù)器設(shè)計(jì)數(shù)器現(xiàn)態(tài)=000，可通過(guò)時(shí)序電路分析方法，求得狀態(tài)轉(zhuǎn)換真值表如表14－5所示。

根據(jù)狀態(tài)轉(zhuǎn)換表可畫出時(shí)序圖，見(jiàn)圖14－12。圖14－123位同步二進(jìn)制加法計(jì)數(shù)器時(shí)序圖表14－53位二進(jìn)制計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換真值表圖14－134位二進(jìn)制同步加法計(jì)數(shù)器74LS161的邏輯引線功能圖實(shí)際使用中，計(jì)數(shù)器不需要用觸發(fā)器來(lái)構(gòu)成，因?yàn)橛性S多TTL和CMOS專用集成計(jì)數(shù)器芯片可供選用。圖14－13為集成4位二進(jìn)制同步加法計(jì)數(shù)器74LS161的邏輯引線功能圖。

圖14－13中，為同步置數(shù)控制端，為異步置0控制端，CTP和CTT為計(jì)數(shù)控制端，D0～D3為并行數(shù)據(jù)輸入端，Q0～Q3為并行輸出端，CO為進(jìn)位輸出端。

74LS161的功能表見(jiàn)表14－6。表14－674LS161的功能表

2)同步十進(jìn)制加法計(jì)數(shù)器

十進(jìn)制計(jì)數(shù)器按照十進(jìn)制數(shù)規(guī)律計(jì)數(shù)，狀態(tài)數(shù)N=10，需要使用4個(gè)觸發(fā)器。使用最多的十進(jìn)制計(jì)數(shù)器是按照8421碼計(jì)數(shù)的電路。同步十進(jìn)制計(jì)數(shù)器接線規(guī)律：將計(jì)數(shù)脈沖CP

同時(shí)加至所有觸發(fā)器的時(shí)鐘脈沖輸入端，采用JK觸發(fā)器時(shí)，各觸發(fā)器的驅(qū)動(dòng)方程分別為：

J0=K0=1，J1=

Q0、K1=Q0，J2=K2=Q1Q0，J3=Q2Q1Q0、K3=Q0。同步十進(jìn)制加法計(jì)數(shù)器的接線圖如圖14－14所示。圖14－14同步十進(jìn)制加法計(jì)數(shù)器的接線圖集成十進(jìn)制同步加法計(jì)數(shù)器74LS160、74LS162的引腳排列圖、邏輯功能示意圖與74LS161、74LS163相同，不同的是，74LS160和74LS162是十進(jìn)制同步加法計(jì)數(shù)器，而

74LS161和74LS163是4位二進(jìn)制(十六進(jìn)制)同步加法計(jì)數(shù)器。此外，74LS160和74LS162的區(qū)別是，74LS160采用的是異步清零方式，而74LS162采用的是同步清零方式。74LS160的功能表見(jiàn)表14－7。表14－774LS160的功能表

2．異步計(jì)數(shù)器

1)異步二進(jìn)制加法計(jì)數(shù)器

圖14－15為3位異步二進(jìn)制加法計(jì)數(shù)器，它由JK觸發(fā)器組成、下降沿觸發(fā)。根據(jù)電路工作需要，將JK觸發(fā)器接成了T′觸發(fā)器的形式。

2)異步十進(jìn)制加法計(jì)數(shù)器

異步十進(jìn)制加法計(jì)數(shù)器的接線圖如圖14－16所示。圖14－153位異步二進(jìn)制加法計(jì)數(shù)器圖14－16異步十進(jìn)制加法計(jì)數(shù)器

3．N進(jìn)制計(jì)數(shù)器

N進(jìn)制計(jì)數(shù)器是指除二進(jìn)制計(jì)數(shù)器和十進(jìn)制計(jì)數(shù)器外的其他進(jìn)制計(jì)數(shù)器，即每來(lái)N個(gè)計(jì)數(shù)脈沖，計(jì)數(shù)器狀態(tài)重復(fù)一次，分析方法與一般時(shí)序邏輯電路相同。目前市場(chǎng)上的集成計(jì)數(shù)器只有二進(jìn)制和8421BCD碼十進(jìn)制計(jì)數(shù)器，利用現(xiàn)有的計(jì)數(shù)器采用反饋清零法、反饋置數(shù)法以及計(jì)數(shù)器級(jí)聯(lián)法可以實(shí)現(xiàn)N進(jìn)制計(jì)數(shù)器。

【例14－2】

試用74LS161構(gòu)成十二進(jìn)制計(jì)數(shù)器。

解

74LS161是4位二進(jìn)制同步加法計(jì)數(shù)器，具有異步清零和同步置數(shù)功能。

(1)寫出S12的二進(jìn)制代碼為

S12=1100

(2)寫出反饋清零函數(shù)：

(3)畫圖。對(duì)74LS161實(shí)現(xiàn)十二進(jìn)制計(jì)數(shù)器，應(yīng)將、CTP、CTT均接高電平，接與非門的輸出，如圖14－17所示。圖14－17利用異步清0端構(gòu)成十二進(jìn)制計(jì)數(shù)器

【例14－3】

試用74LS161的同步置數(shù)功能構(gòu)成十二進(jìn)制計(jì)數(shù)器。

解

74LS161有同步置數(shù)控制端，利用它可實(shí)現(xiàn)十二進(jìn)制計(jì)數(shù)。設(shè)計(jì)數(shù)器從Q3Q2Q1Q0=0000狀態(tài)開(kāi)始計(jì)數(shù)，采用反饋置數(shù)法獲得十二進(jìn)制計(jì)數(shù)器。

(1)若取預(yù)置數(shù)D3D2D1D0=0000，即從S0狀態(tài)開(kāi)始計(jì)數(shù)。①寫出SN—1的二進(jìn)制代碼為

SN－1=S12－1=S11=1011

②寫出反饋置數(shù)函數(shù)。由于計(jì)數(shù)器從0開(kāi)始計(jì)數(shù)，寫出反饋歸零函數(shù)為

③畫圖。根據(jù)上式和置數(shù)要求畫出十二進(jìn)制計(jì)數(shù)器連線圖，如圖14－18所示。圖14－18預(yù)置0同步置數(shù)構(gòu)成十二進(jìn)制計(jì)數(shù)器

(2)若取預(yù)置數(shù)D3D2D1D0=0011,即從S3狀態(tài)開(kāi)始計(jì)數(shù)時(shí)。①寫出SN—1的二進(jìn)制代碼為

S3+N－1=S3+12－1=S14=1110

②寫出反饋置數(shù)函數(shù)。由于計(jì)數(shù)器從0開(kāi)始計(jì)數(shù)，寫出反饋歸零函數(shù)為

③畫圖。根據(jù)上式和置數(shù)要求畫出十二進(jìn)制計(jì)數(shù)器連線圖，如圖14－19所示。圖14－19預(yù)置3同步置數(shù)構(gòu)成十二進(jìn)制計(jì)數(shù)器

3)計(jì)數(shù)器級(jí)聯(lián)法

計(jì)數(shù)器級(jí)聯(lián)是將兩個(gè)或兩個(gè)以上集成計(jì)數(shù)器串接起來(lái)，以獲得計(jì)數(shù)容量更大的N進(jìn)制計(jì)數(shù)器。一般集成計(jì)數(shù)器都設(shè)有級(jí)聯(lián)用的輸入端和輸出端，只要正確連接這些級(jí)聯(lián)端，就

可獲得所需進(jìn)制的計(jì)數(shù)器。

【例14－4】

用74LS161芯片構(gòu)成六十進(jìn)制計(jì)數(shù)器。

解因?yàn)橐獦?gòu)成六十進(jìn)制計(jì)數(shù)器，故需要兩片74LS161。十進(jìn)制數(shù)60對(duì)應(yīng)的二進(jìn)制數(shù)為00110010。當(dāng)計(jì)數(shù)器計(jì)到60時(shí)，計(jì)數(shù)器的狀態(tài)為

反饋清零函數(shù)為這時(shí)，與非門輸出低電平，使兩片74LS161同時(shí)被置0，實(shí)現(xiàn)六十進(jìn)制計(jì)數(shù)。每塊芯片的計(jì)數(shù)時(shí)鐘輸入端CP均接同一個(gè)CP信號(hào)，利用芯片的計(jì)數(shù)控制端CTP、CTT和進(jìn)位輸出端C連接電路如圖14－20所示。圖14－20級(jí)聯(lián)異步清0端構(gòu)成六十進(jìn)制計(jì)數(shù)器14.4.2寄存器

寄存器是具有寄存功能的基本數(shù)字部件。它既能把二進(jìn)制代碼暫時(shí)存放起來(lái)，又能根據(jù)需要隨時(shí)更新或輸出所存的代碼。寄存器由觸發(fā)器和一些邏輯門組成。觸發(fā)器用來(lái)存放代碼，一個(gè)觸發(fā)器可存儲(chǔ)一位二進(jìn)制代碼，n個(gè)觸發(fā)器可存儲(chǔ)n位二進(jìn)制代碼。邏輯門用來(lái)控制代碼的接收、傳送和輸出等。移位寄存器不僅可以存放二值代碼，在CP移位脈沖的作用下，還可以將寄存器中的數(shù)碼向左或向右移位。

1．基本寄存器

用來(lái)存放二值代碼的電路稱為基本寄存器，也叫數(shù)碼寄存器(DigtalRegister)。它具有寄存數(shù)據(jù)和清除原有數(shù)據(jù)的功能，基本寄存器的數(shù)據(jù)只能并行輸入，并行輸出。圖14－21

所示是一個(gè)4位數(shù)碼寄存器。圖14－214位數(shù)碼寄存器

2．移位寄存器

移位寄存器除了具有存儲(chǔ)數(shù)據(jù)的功能外，還可將所存儲(chǔ)的數(shù)據(jù)向左或向右逐位移動(dòng)。

圖14－22所示是一個(gè)4位右移移位寄存器，4位待存的數(shù)碼在移位脈沖CP的作用下依次從觸發(fā)器FF0的數(shù)據(jù)輸入端D0輸入，并逐位右移，4個(gè)移位脈沖后全部存入寄存器中，這時(shí)可從4個(gè)觸發(fā)器的Q端得到并行的數(shù)碼輸出，如果再經(jīng)過(guò)4個(gè)移位脈沖，則所存的4個(gè)數(shù)碼便逐位從Q3端串行輸出。圖14－224位右移移位寄存器時(shí)序邏輯電路的設(shè)計(jì)，就是根據(jù)提出的具體問(wèn)題，求出實(shí)現(xiàn)該問(wèn)題的邏輯電路。設(shè)計(jì)一個(gè)同步時(shí)序邏輯電路，一般有以下步驟：

(1)進(jìn)行邏輯抽象，獲得電路的狀態(tài)轉(zhuǎn)換圖、狀態(tài)轉(zhuǎn)換表。

這是設(shè)計(jì)同步時(shí)序邏輯電路基礎(chǔ)的一步，也是關(guān)鍵的一步。狀態(tài)轉(zhuǎn)換圖表的建立正確與否，決定了設(shè)計(jì)的電路功能是否能夠達(dá)到預(yù)期目的。14.5時(shí)序邏輯電路的設(shè)計(jì)方法

(2)進(jìn)行狀態(tài)化簡(jiǎn)。

狀態(tài)化簡(jiǎn)的目的是消去多余的狀態(tài)，得到最簡(jiǎn)狀態(tài)轉(zhuǎn)換圖表。

(3)進(jìn)行狀態(tài)分配。

狀態(tài)分配也稱為狀態(tài)編碼。由于時(shí)序電路的狀態(tài)是用觸發(fā)器的不同狀態(tài)組合來(lái)描述的，因此狀態(tài)分配的核心是確定觸發(fā)器的個(gè)數(shù)，并對(duì)不同的狀態(tài)分配一組相應(yīng)的二進(jìn)制代碼。設(shè)共有n個(gè)觸發(fā)器，時(shí)序邏輯電路的狀態(tài)數(shù)為N，則二者之間應(yīng)滿足：

2n≥N

＞2n-1

(4)根據(jù)要求，選定觸發(fā)器類型，求出相應(yīng)方程組。

利用不同的觸發(fā)器構(gòu)成的時(shí)序邏輯電路也不同，所以必須事先確定觸發(fā)器的類型。

根據(jù)前面所做的準(zhǔn)備工作，可以方便地寫出電路的方程組(驅(qū)動(dòng)方程、狀態(tài)方程、輸出方程)。

(5)求出具體邏輯電路圖。

(6)檢查電路自啟動(dòng)能力。

電路的自啟動(dòng)能力比較重要，若設(shè)計(jì)的電路不具備自啟動(dòng)能力，則必須采取措施加以修改。

【例14－5】試用JK觸發(fā)器設(shè)計(jì)一個(gè)帶進(jìn)位輸出的五進(jìn)制計(jì)數(shù)器。

解

(1)根據(jù)同步時(shí)序邏輯電路的設(shè)計(jì)方法，首先進(jìn)行邏輯抽象，并獲得電路的狀態(tài)轉(zhuǎn)換圖表。

設(shè)電路進(jìn)位輸出信號(hào)為CO，產(chǎn)生進(jìn)位輸出時(shí)CO=1，其他時(shí)間CO=0。

五進(jìn)制計(jì)數(shù)器應(yīng)有五個(gè)有效狀態(tài)，分別用狀態(tài)S0、…、S4表示，并畫出其狀態(tài)轉(zhuǎn)換圖如圖14－23所示。圖14－23狀態(tài)轉(zhuǎn)換圖

(2)狀態(tài)化簡(jiǎn)。五進(jìn)制計(jì)數(shù)器應(yīng)有五個(gè)有效狀態(tài)，已經(jīng)是最簡(jiǎn)狀態(tài)轉(zhuǎn)換圖，不需化簡(jiǎn)。

(3)狀態(tài)分配，列狀態(tài)轉(zhuǎn)換編碼表。由式2n≥N＞2n-1可知，應(yīng)采用3位二進(jìn)制代碼。

該計(jì)數(shù)器選用三位自然二進(jìn)制加法計(jì)數(shù)編碼，即S0=000、S1=001、…、S4=100。由此可列出狀態(tài)轉(zhuǎn)換表如表14－8所示。表14－8狀態(tài)轉(zhuǎn)換表

(4)選擇觸發(fā)器。根據(jù)本例要求選用功能比較靈活的JK觸發(fā)器。

根據(jù)狀態(tài)轉(zhuǎn)換表，可以確定每一時(shí)刻各觸發(fā)器現(xiàn)態(tài)與次態(tài)之間的變化關(guān)系，分別作出、、、

CO關(guān)于、、的卡諾圖，如圖14－24所示。由于計(jì)數(shù)器正常工作時(shí)不會(huì)出現(xiàn)101~111這三個(gè)狀態(tài)，因此可以將這三個(gè)狀態(tài)作為約束項(xiàng)來(lái)處理，得到電路的狀態(tài)方程。圖14－24次態(tài)及輸出卡諾圖

(5)根據(jù)得到的上述方程，做出電路圖如圖14－25所示。

(6)檢查電路能否自啟動(dòng)。將其余未出現(xiàn)的101、110、111狀態(tài)代入狀態(tài)方程，它們能分別進(jìn)入有效狀態(tài)010、010、000，所以電路能夠自啟動(dòng)。圖14－25電路圖一、實(shí)訓(xùn)目的

(1)掌握基本RS、JK和D觸發(fā)器的邏輯功能。

(2)掌握集成觸發(fā)器的邏輯功能及使用方法。

(3)熟悉觸發(fā)器之間相互轉(zhuǎn)換的方法。

(4)掌握中規(guī)模集成計(jì)數(shù)器的使用及功能測(cè)試方法。實(shí)訓(xùn)八觸發(fā)器與計(jì)數(shù)器的測(cè)試與應(yīng)用二、實(shí)訓(xùn)要點(diǎn)

(1)基本RS觸發(fā)器是無(wú)時(shí)鐘控制低電平直接觸發(fā)的觸發(fā)器。圖14－2為由兩個(gè)與非門交叉耦合構(gòu)成的基本RS觸發(fā)器。

(2)JK觸發(fā)器是功能完善、使用靈活和通用性較強(qiáng)的一種觸發(fā)器。本實(shí)訓(xùn)采用74LS112雙JK觸發(fā)器，是下降邊沿觸發(fā)的邊沿觸發(fā)器。其引腳功能如圖14－26所示。

(3)在輸入信號(hào)為單端的情況下，D觸發(fā)器用起來(lái)最為方便。D觸發(fā)器的應(yīng)用很廣，可用作數(shù)字信號(hào)的寄存、移位寄存、分頻和波形發(fā)生等，有很多種型號(hào)可選用，如雙D74LS74(引腳功能如圖14－27所示)、四D74LS175、六D74LS174等。圖14－2674LS112引腳排列圖

圖14－2774LS74引腳排列圖

(4)計(jì)數(shù)器對(duì)輸入的時(shí)鐘脈沖進(jìn)行計(jì)數(shù)，來(lái)一個(gè)CP脈沖計(jì)數(shù)器狀態(tài)變化一次。在數(shù)字集成產(chǎn)品中，通用的計(jì)數(shù)器是二進(jìn)制和十進(jìn)制計(jì)數(shù)器。計(jì)數(shù)器按計(jì)數(shù)長(zhǎng)度、有效時(shí)鐘、控制信號(hào)、置位和復(fù)位信號(hào)的不同有不同的型號(hào)。

74LS161是集成TTL四位二進(jìn)制加法計(jì)數(shù)器，其管腳

分布如圖14－12所示。三、設(shè)備及儀表四、實(shí)驗(yàn)內(nèi)容、方法及步驟

(1)測(cè)試基本RS觸發(fā)器的邏輯功能。

按圖14－2，用兩個(gè)與非門組成基本RS觸發(fā)器，輸入端、

接邏輯開(kāi)關(guān)的輸出插口，輸出端Q、接邏輯電平顯示輸入插口，按前述表14－1所示四種情況進(jìn)行測(cè)試，記錄之。(2)測(cè)試雙JK觸發(fā)器74LS112的邏輯功能。

①測(cè)試、的復(fù)位、置位功能。

任取一只JK觸發(fā)器，、、J、K端接邏輯開(kāi)關(guān)的輸出插口，CP端接單次脈沖源，Q、端接至邏輯電平顯示輸入插口。要求改變、(J、K、CP處于任意狀態(tài))，并在或作用期間任意改變J、K及CP的狀態(tài)，觀察Q、的狀態(tài)，自擬表格并記錄之。②測(cè)試JK觸發(fā)器的邏輯功能。

按前述表14－2的要求改變J、K、CP端的狀態(tài)，觀察Q、

狀態(tài)變化，觀察觸發(fā)器狀態(tài)更新是否發(fā)生在CP脈沖的下降沿(即CP由1→0)，記錄之。

③將JK觸發(fā)器的J、K端連在一起，構(gòu)成T觸發(fā)器。

在CP端輸入1Hz連續(xù)脈沖，觀察Q端的變化。

在CP端輸入1kHz連續(xù)脈沖，用雙蹤示波器觀察CP、Q、

端的波形，注意相位關(guān)系，描繪之。

(3)測(cè)試雙D觸發(fā)器74LS74的邏輯功能。

①測(cè)試、的復(fù)位、置位功能。

測(cè)試方法同上，自擬表格記錄。

②測(cè)試D觸發(fā)器的邏輯功能。

按前述表14－2要求進(jìn)行測(cè)試，并觀察觸發(fā)器狀態(tài)更新是否發(fā)生在CP脈沖的上升沿(即由0→1)，記錄之。

③將D觸發(fā)器的端與D端相連接，構(gòu)成T′觸發(fā)器。測(cè)試方法同上，記錄之。

(4)用74LS161四位二進(jìn)制同步加法計(jì)數(shù)器組成一個(gè)同步十二進(jìn)制計(jì)數(shù)器，見(jiàn)圖14－17，CP端送入單次脈沖，輸出Q依次與發(fā)光二極管相連，送入脈沖的同時(shí)觀察二極管的亮滅并記錄分析其計(jì)數(shù)狀態(tài)。

五、實(shí)訓(xùn)小結(jié)

(1)列表整理各類觸發(fā)器的邏輯功能。

(2)總結(jié)利用計(jì)數(shù)器實(shí)現(xiàn)任意進(jìn)制計(jì)數(shù)器的方法。

(1)時(shí)序邏輯電路的輸出不僅與當(dāng)時(shí)的輸入有關(guān)，還與電路以前的狀態(tài)有關(guān)，這是時(shí)序電路與組合電路的本質(zhì)區(qū)別。

根據(jù)觸發(fā)方式的不同，時(shí)序邏輯電路分為同步時(shí)序邏輯與異步時(shí)序邏輯電路。同步時(shí)序邏輯電路是在同一個(gè)時(shí)鐘脈沖信號(hào)控制下改變電路狀態(tài)的，而異步時(shí)序邏輯電路則是各存儲(chǔ)部件(如觸發(fā)器)在不同的觸發(fā)脈沖或電位控制下改變狀態(tài)的。小結(jié)

(2)觸發(fā)器是數(shù)字系統(tǒng)中極為重要的基本邏輯單元。觸發(fā)器具有記憶功能，每個(gè)觸發(fā)器只能記憶(存儲(chǔ))一位二進(jìn)制數(shù)碼。觸發(fā)器按功能可分為RS、

JK、D、T、T′幾種。其邏輯功能可用功能表(真值表)、特性方程、狀態(tài)圖、邏輯符號(hào)圖和波形圖(時(shí)序圖)來(lái)描述。

類型不同而功能相同的觸發(fā)器，其功能表、狀態(tài)圖、特性方程均相同，只是邏輯符號(hào)圖和時(shí)序圖不同。寄存器、鎖存器是由多個(gè)觸發(fā)器以并行方式組成的數(shù)字邏輯部件，主要用來(lái)臨時(shí)存放需要傳送或保存的數(shù)據(jù)，在數(shù)字系統(tǒng)中一般設(shè)計(jì)成由三態(tài)門控制。

(3)計(jì)數(shù)器的基本功能是記憶數(shù)字脈沖信號(hào)的個(gè)數(shù)，是數(shù)字系統(tǒng)中應(yīng)用最為廣泛的時(shí)序電路。計(jì)數(shù)器的種類很多，按觸發(fā)信號(hào)的時(shí)序可分為同步計(jì)數(shù)器(又稱并行計(jì)數(shù)器)和異步計(jì)數(shù)器(又稱串行計(jì)數(shù)器)；按進(jìn)位的基數(shù)可分為二進(jìn)制計(jì)數(shù)器、十進(jìn)制計(jì)數(shù)器和任意進(jìn)制計(jì)數(shù)器等。

中規(guī)模集成計(jì)數(shù)器是得到越來(lái)越普遍使用的通用計(jì)數(shù)器，它的價(jià)格越來(lái)越便宜，且運(yùn)行速度快、可靠性高、通用性強(qiáng)、連線靈活方便。用中規(guī)模集成電路計(jì)數(shù)器構(gòu)成任意進(jìn)制計(jì)數(shù)器時(shí)，通常采用三種方法：(1)級(jí)聯(lián)法，(2)反饋清零法，(3)反饋置位法。

(4)時(shí)序電路的分析方法是對(duì)給定的時(shí)序電路列時(shí)鐘方程、驅(qū)動(dòng)方程、輸出方程，求出狀態(tài)方程，再計(jì)算并畫出狀態(tài)轉(zhuǎn)換表或狀態(tài)轉(zhuǎn)換圖，從而判斷電路的邏輯功能。

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