《電子技術(shù)綜合設(shè)計與實踐教程》課件第1章

第1章AlteraDE2教學(xué)開發(fā)系統(tǒng)1.1EDA技術(shù)基礎(chǔ) 1.2應(yīng)用于FPGA/CPLD的EDA開發(fā)流1.3AlteraDE2教學(xué)平臺

EDA(ElectronicDesignAutomation)技術(shù)作為現(xiàn)代電子技術(shù)的核心，依賴功能強大的計算機，在相關(guān)工具軟件的平臺上，以硬件描述語言HDL(HardwareDescriptionLanguage)為系統(tǒng)邏輯描述手段完成文檔設(shè)計，且自動完成邏輯編譯、邏輯綜合、布局布線、邏輯優(yōu)化及仿真測試，直至實現(xiàn)既定的電子線路功能。1.1EDA技術(shù)基礎(chǔ)進入21世紀(jì)后，隨著微電子技術(shù)和計算機軟件技術(shù)的迅速發(fā)展，EDA技術(shù)的發(fā)展呈現(xiàn)出如下特征：

●可編程邏輯器件向高密度、高速度、寬頻帶方面發(fā)展，向可預(yù)測延時方面發(fā)展，向低電壓、低功耗方面發(fā)展。

●

EDA軟件具有混合信號處理能力，高效的仿真能力，理想的邏輯綜合、優(yōu)化能力。

●系統(tǒng)描述方式越來越高效，使得復(fù)雜電子系統(tǒng)的設(shè)計和驗證日趨簡單化。不少EDA軟件公司嘗試采用統(tǒng)一的描述語言，以及使用單一高級語言直接設(shè)計電子系統(tǒng)?！耠娮酉到y(tǒng)單片化、功能復(fù)合化程度越來越高，片上系統(tǒng)SOC(SystemOnaChip)取代了專用集成電路系統(tǒng)ASIC(ApplicationSpecificIntegratedCircuit)。

●共享IP(IntellectualProperty，知識產(chǎn)權(quán))核的開放式系統(tǒng)設(shè)計將成為新模式，庫資源日趨豐富，使得系統(tǒng)開發(fā)周期大大縮短。

隨著EDA工具軟件的發(fā)展，使得設(shè)計人員只需利用軟件就能完成相應(yīng)電子系統(tǒng)的功能，從而實現(xiàn)硬件設(shè)計軟件化。目前，常用的EDA軟件主要分為電路設(shè)計與仿真工具、PCB設(shè)計軟件、IC設(shè)計軟件、PLD設(shè)計工具及其它EDA軟件等。這些軟件既可以進行電路設(shè)計與仿真，同時也可以進行PCB自動布局布線，還可以輸出多種網(wǎng)表文件，方便與第三方軟件接口。下面分別進行簡單介紹。

1．電子電路設(shè)計與仿真工具

電子電路設(shè)計與仿真工具包括SPICE/PSPICE、EWB、MATLAB、SystemView等。下面簡單介紹前三類軟件。

(1)

SPICE(SimulationProgramwithIntegratedCircuitEmphasis)和PSPICE(Personal-

SPICE)。SPICE是由美國加州大學(xué)推出的電路分析仿真軟件，是20世紀(jì)80年代世界上應(yīng)用最廣的電路設(shè)計軟件，1998年被定為美國國家標(biāo)準(zhǔn)。1984年，美國Micro-Sim公司推出了基于SPICE的微機版PSPICE，它可以進行各種各樣的電路仿真、激勵建立、溫度與噪聲分析、模擬控制、波形輸出、數(shù)據(jù)輸出，并在同一窗口內(nèi)同時顯示模擬與數(shù)字的仿真結(jié)果。無論對哪種器件、哪些電路進行仿真，都可以得到精確的仿真結(jié)果，并可以自行建立元器件及元器件庫。

(2)

EWB(ElectronicWorkBench)軟件。EWB是InteractiveImageTechnologiesLtd.

在20世紀(jì)90年代初推出的電路仿真軟件，現(xiàn)已升級并改稱為Multisim。相對于其它EDA軟件，EWB不僅帶有豐富的電路元器件庫，而且有完整的混合模擬與數(shù)字仿真的功能，可提供多種電路分析仿真方法。此外，它還采用界面直觀、交互性好的圖形操作方式，在桌面上提供了萬用表、示波器、信號發(fā)生器、掃頻儀、邏輯分析儀、數(shù)字信號發(fā)生器、邏輯轉(zhuǎn)換器和電壓表、電流表等儀器儀表。EWB采用了SPICE作為內(nèi)核，可方便地與其它電路分析、設(shè)計和制板軟件(Protel、PSPICE、OrCAD等)交換數(shù)據(jù)。

(3)

MATLAB產(chǎn)品族。MATLAB產(chǎn)品族的一大特性是有眾多的面向具體應(yīng)用的工具箱和仿真塊，包含了完整的函數(shù)集，用來對圖像信號處理、控制系統(tǒng)設(shè)計、神經(jīng)網(wǎng)絡(luò)等特殊應(yīng)用進行分析和設(shè)計。它具有數(shù)據(jù)采集、報告生成和MATLAB語言編程產(chǎn)生獨立C/C++代碼等功能。

MATLAB產(chǎn)品族具有下列功能：數(shù)據(jù)分析，數(shù)值和符號計算，工程與科學(xué)繪圖，控制系統(tǒng)設(shè)計，數(shù)字圖像信號處理，財務(wù)工程，建模、仿真、原型開發(fā)，應(yīng)用開發(fā)，圖形用戶界面設(shè)計等。MATLAB產(chǎn)品族被廣泛地應(yīng)用于信號與圖像處理、控制系統(tǒng)設(shè)計、通信系統(tǒng)仿真等諸多領(lǐng)域。開放式的結(jié)構(gòu)使MATLAB產(chǎn)品族很容易針對特定的需求進行擴充，從而在不斷深化對問題認(rèn)識的同時，提高自身的競爭力。

2．PCB設(shè)計軟件

PCB(PrintedCircuitBoard)設(shè)計軟件種類很多，如Protel、OrCAD、Viewlogic，PowerPCB、CadencePSD、ExpeditionPCB、ZukenCadStart，Winboard/Windraft/Ivex-SPICE、PCBStudio等。目前在我國用得最多的應(yīng)屬Protel，下面僅對此軟件作一介紹。

ProtelDXP2004是Altium公司于2004年推出的最新版本的電路設(shè)計軟件，該軟件能實現(xiàn)從概念設(shè)計、頂層設(shè)計直到輸出生產(chǎn)數(shù)據(jù)以及這之間的所有分析驗證和設(shè)計數(shù)據(jù)的管理。當(dāng)前比較流行的Protel98、Protel99SE是其前期版本。

ProtelDXP2004已不是單純的PCB(印制電路板)設(shè)計工具，而是由多個模塊組成的系統(tǒng)工具，分別是SCH(原理圖)設(shè)計、SCH仿真、PCB設(shè)計、AutoRouter(自動布線器)和FPGA設(shè)計等，覆蓋了以PCB為核心的整個物理設(shè)計。該軟件將項目管理方式、原理圖和PCB圖的雙向同步技術(shù)、多通道設(shè)計、拓?fù)渥詣硬季€以及電路仿真等技術(shù)結(jié)合在一起，為電路設(shè)計提供了強大的支持。

3．IC設(shè)計軟件

IC設(shè)計工具很多，真正的EDA軟件出現(xiàn)在20世紀(jì)80年代。行業(yè)巨頭Cadence公司提供了IC設(shè)計所涉及的幾乎所有工具。比較有名的IC設(shè)計軟件公司還包括Mentor、Avanti、Synopsys和INVOEDA。Mentor和Cadence一樣，是一個在設(shè)計的各個層次都有開發(fā)工具的公司，而Avanti因其模擬仿真工具HSPICE而出名，Synopsys則因為邏輯綜合方面的成就而被市場認(rèn)可。中國華大公司也提供ASIC設(shè)計軟件：方便易用的全定制IC設(shè)計平臺Aether，并行、快速、大容量、高精度的仿真工具Aeolus，高性能的物理驗證工具Argus。下面按用途對IC設(shè)計軟件作一些介紹。

(1)設(shè)計輸入工具。這是任何一種EDA軟件都必須具備的。對于自底向上(Bottom-up)的設(shè)計，一般輸入為基本門電路的圖形，其中典型的有Cadence的composer,Viewlogic的viewdraw，均可根據(jù)不同的廠家?guī)於珊洼斎腴T電路相對應(yīng)的模擬網(wǎng)表。對于自頂向下(Top-down)的設(shè)計，往往采用硬件描述語言VHDL、VerilogHDL，幾乎所有公司的設(shè)計輸入工具都支持IEEE標(biāo)準(zhǔn)的HDL。

(2)設(shè)計仿真工作。使用EDA工具的一個最大好處是可以驗證設(shè)計是否正確，幾乎每個公司的EDA產(chǎn)品都有仿真工具。Cadence公司提供了Verilog-XL用于Verilog仿真，Leapfrog用于VHDL仿真；MentorGraphics的子公司ModelTech發(fā)布了ModelSim，可以同時仿真VHDL和VerilogHDL的設(shè)計。Synopsys提高了VSS軟件仿真VHDL設(shè)計。Viewlogic提供了仿真器viewsim可以仿真VerilogHDL的設(shè)計。仿真工具的發(fā)展趨勢是各大EDA公司都逐漸用HDL仿真器作為電路驗證的工具。

(3)綜合工具。綜合工具可以把HDL變成門級網(wǎng)表。Synopsys公司在這方面占有較大的優(yōu)勢，它的DesignCompile軟件被當(dāng)作綜合的工業(yè)標(biāo)準(zhǔn)，其另一款廣泛使用的軟件BehaviorCompiler可以提供更高級的綜合功能。Cadence公司收購了據(jù)稱比Synopsys的軟件更有效的Ambit軟件公司，其生產(chǎn)的軟件綜合速度更快，達到50萬門電路的水平，為此Cadence放棄了它原來的綜合軟件Synergy。隨著FPGA的設(shè)計規(guī)模越來越大，各EDA公司又相繼開發(fā)了用于FPGA設(shè)計的綜合軟件，使用較廣泛的有：Synopsys的FPGAExpress，Cadence的Synplity和Mentor的Leonardo，這三家的FPGA綜合軟件占據(jù)了市場的絕大部分。

(4)布局和布線。在IC設(shè)計的布局布線工具中，Cadence軟件占了主導(dǎo)地位，它有很多產(chǎn)品用于標(biāo)準(zhǔn)單元、門陣列，可實現(xiàn)交互布線。最有名的是DesignFramework，它原來是用于PCB布線的，后來Cadence把它用于IC布線。其主要工具有：SiliconEnsemble——標(biāo)準(zhǔn)單元布線器；GateEnsemble——門陣列布線器；DesignPlanner——布局工具。其它各EDA軟件開發(fā)公司也提供了各自的布局布線工具，但市場份額較小。

(5)物理驗證工具。物理驗證工具包括版圖設(shè)計工具、版圖驗證工具、版圖提取工具等，針對ASIC和FPGA可分為兩大類。其中Cadence的Drecula是可以一次完成版圖從DRC(設(shè)計規(guī)則檢查)、ERC(電氣特性檢查)到LVS(寄生參數(shù)提取)的工具。DIVA作為其相對較弱的軟件多提供給教學(xué)使用；Avanti的STAR-RC也是用于物理驗證的強大工具。如同綜合工具一樣，F(xiàn)PGA廠商的物理驗證和參數(shù)提取多采用專門的軟件，并和其仿真綜合工具集成在一起。廣泛使用的有Altera的QuartusⅡ和Xilinx的Foundation。

4．PLD設(shè)計工具

PLD(ProgrammableLogicDevice)是一種由用戶根據(jù)需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。它可以完全替代74系列及GAL、PLA的新型電路，只要有數(shù)字電路基礎(chǔ)，會使用計算機，就可以進行PLD開發(fā)。PLD的在線編程能力和強大的開發(fā)軟件，使工程師可以在幾天，甚至幾分鐘內(nèi)就完成以往數(shù)周才能完成的工作，并可將數(shù)百萬門的復(fù)雜設(shè)計集成在一個芯片內(nèi)。目前PLD主要有兩大類型：CPLD和FPGA。它們的基本設(shè)計方法是借助于EDA軟件，用原理圖、狀態(tài)機、布爾表達式、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，最后通過編程器或下載電纜，由目標(biāo)器件實現(xiàn)設(shè)計。生產(chǎn)PLD的廠家很多，但最有代表性的PLD廠家為Altera、Xilinx和Lattice公司。

PLD的開發(fā)工具一般由器件生產(chǎn)廠家提供，但隨著器件規(guī)模的不斷增加，軟件的復(fù)雜性也隨之提高，目前由專門的軟件公司與器件生產(chǎn)廠家合作，推出功能強大的設(shè)計軟件。下面介紹主要器件生產(chǎn)廠家和開發(fā)工具。

(1)

Altera。主要產(chǎn)品有：MAX3000/7000、FELX6K/10K、APEX20K、ACEX1K、Stratix等。其開發(fā)工具——MAX+PLUSⅡ是較成功的PLD開發(fā)平臺，新近推出了QuartusⅡ開發(fā)軟件。Altera公司提供較多形式的設(shè)計輸入手段，綁定第三方VHDL綜合工具，如：綜合軟件FPGAExpress、LeonardsSpectrum，仿真軟件ModelSim。

(2)

Xilinx。主要產(chǎn)品有：XC9500/4000、Coolrunner(XPLA3)、Spartan、Vertex等系列，其最大的VertexⅡPro器件的邏輯門數(shù)量已達到800萬門。采用Xilinx開發(fā)的軟件為Foundation和ISE。通常來說，歐洲用Xilinx較多，日本和亞太地區(qū)用Altera較多，美國則是平分秋色。全球PLD/FPGA產(chǎn)品中60%以上是由Altera和Xilinx提供的?？梢哉fAltera和Xilinx共同決定了PLD技術(shù)的發(fā)展方向。

(3)

Lattice。Lattice是ISP(In-SystemProgrammability)技術(shù)的發(fā)明者，ISP技術(shù)極大地促進了PLD產(chǎn)品的發(fā)展，與Altera和Xilinx相比，其開發(fā)工具略遜一籌。Lattice的中小規(guī)模PLD比較有特色，大規(guī)模PLD的競爭力還不夠強(Lattice沒有基于查找表技術(shù)的大規(guī)模FPGA)。1999年Lattice推出了可編程模擬器件，又收購了Vantis(原AMD子公司)，成為第三大可編程邏輯器件供應(yīng)商；2001年12月收購Agere公司(原Lucent微電子部)的FPGA部門。Lattice的主要產(chǎn)品有ispLSI2000/5000/8000和MACH4/5。

(4)

ACTEL。ACTEL是反熔絲(一次性燒寫)PLD的領(lǐng)導(dǎo)者。由于反熔絲PLD抗輻射、耐高低溫、功耗低、速度快，所以在軍品和宇航級上有較大優(yōu)勢。Altera和Xilinx則一般不涉足軍品和宇航級市場。

(5)

Quicklogic。Quicklogic是專業(yè)的PLD/FPGA公司，以一次性反熔絲工藝為主，在中國地區(qū)使用不多。

(6)

Lucent。Lucent的主要特點是有不少用于通信領(lǐng)域的專用IP核，但PLD/FPGA不是Lucent的主要業(yè)務(wù)，在中國地區(qū)使用的人很少。

(7)

ATMEL。ATMEL生產(chǎn)中小規(guī)模的PLD，口碑不錯；其也做了一些與Altera和Xilinx兼容的芯片，但在品質(zhì)上與原廠家還有一些差距，在高可靠性產(chǎn)品中使用較少，多用在低端產(chǎn)品上。

(8)

ClearLogic。ClearLogic生產(chǎn)與一些著名PLD/FPGA大公司兼容的芯片，這種芯片可將用戶的設(shè)計一次性固化，不可編程，批量生產(chǎn)時的成本較低。

5．硬件描述語言

硬件描述語言是用于描述硬件電路功能、信號連接關(guān)系及時序關(guān)系的語言，相比電路圖可以更有效地表示硬件電路的特性。其中最有代表性的硬件描述語言主要有以下兩種：

(1)

VHDL語言。VHDL語言是超高速集成電路硬件描述語言(Very-high-speed-integrated-

circuitHardwareDescriptionLanguage，VHDL)，是IEEE的一項標(biāo)準(zhǔn)設(shè)計語言。它源于美國國防部提出的超高速集成電路(VHSIC)計劃，是ASIC設(shè)計和PLD設(shè)計的一種主要輸入工具。

(2)

VeriolgHDL語言。VeriolgHDL語言是Verilog公司推出的硬件描述語言，在ASIC設(shè)計方面與VHDL語言平分秋色。

6．EDA設(shè)計方法

傳統(tǒng)的EDA設(shè)計方法通常采用自底向上(Bottom-up)的方法，根據(jù)系統(tǒng)對硬件的要求，詳細制定規(guī)格書，并繪制系統(tǒng)控制流圖；然后根據(jù)規(guī)格書和控制流圖，對系統(tǒng)的功能進行細化，合理地劃分功能模塊，并畫出系統(tǒng)的功能框圖；之后，細化各功能模塊和設(shè)計電路，并調(diào)試各電路模塊；最后將各功能模塊的硬件電路連接起來再進行系統(tǒng)聯(lián)調(diào)，完成整個系統(tǒng)的設(shè)計。隨著ASIC的開發(fā)和研制，為了提高開發(fā)效率，增加已有開發(fā)成果的可繼承性以及縮短開發(fā)時間，自頂向下(Top-down)的方法被提出，即從系統(tǒng)總體要求出發(fā)，自上向下地逐步將設(shè)計內(nèi)容細化，最后完成系統(tǒng)硬件的整體設(shè)計。

圖1-1自頂向下與自底向上的設(shè)計比較自頂向下的方法可劃分為以下三個階段：

第一階段是行為描述，即對整個系統(tǒng)進行數(shù)學(xué)模型描述，試圖在系統(tǒng)設(shè)計的初始階段，通過對系統(tǒng)行為描述的仿真發(fā)現(xiàn)設(shè)計中存在的問題。

第二階段是RTL(寄存器傳輸級)方式描述，又稱數(shù)據(jù)流描述。通過將第一階段的HDL語言程序改寫為RTL方式描述的HDL程序，導(dǎo)出系統(tǒng)的邏輯表達式，為進行邏輯綜合作準(zhǔn)備。第三階段是邏輯綜合，即將RTL方式描述的HDL程序轉(zhuǎn)換為基本邏輯元件表示的文件，以邏輯原理圖方式輸出。此后，再進行仿真，檢查時延關(guān)系是否符合設(shè)計要求。若一切正常，滿足設(shè)計要求，則系統(tǒng)設(shè)計完成；否則，應(yīng)返回上一階段修改相應(yīng)的錯誤。

應(yīng)用于FPGA/CPLD的EDA開發(fā)流程如圖1-2所示。1.2應(yīng)用于FPGA/CPLD的EDA開發(fā)流程

圖1-2應(yīng)用于FPGA/CPLD的EDA開發(fā)流程下面介紹主要開發(fā)流程。

1．設(shè)計準(zhǔn)備和設(shè)計輸入

設(shè)計準(zhǔn)備是指設(shè)計者在進行設(shè)計之前，依據(jù)任務(wù)要求，確定系統(tǒng)所要完成的功能和復(fù)雜程度，考慮器件的資源和成本，選擇確定器件。

設(shè)計輸入是將設(shè)計的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并送入計算機的過程。設(shè)計輸入形式包括圖形輸入方式、文本輸入方式及文本、圖形兩者混合的設(shè)計輸入方式。

1)圖形輸入方式

圖形輸入可分為三種：原理圖輸入、狀態(tài)圖輸入及波形圖輸入。

原理圖輸入是一種最直接的設(shè)計輸入方式，也是目前常用的圖形輸入方式。它使用軟件系統(tǒng)提供的元器件庫、各種符號和連線畫出原理圖，形成原理圖輸入文件。這種方式大多用在對系統(tǒng)及各部分電路很熟悉的情況。優(yōu)點是容易實現(xiàn)仿真，便于信號的觀察和電路的調(diào)整。其缺點是兼容性差，不便于交流和管理；易讀性差，不便排錯、整體調(diào)整，結(jié)構(gòu)升級難；模塊移植性差；綜合器、適配器的優(yōu)化空間小；直接面對硬件模塊，無法進行自頂向下的設(shè)計。波形輸入方式主要用于建立、編輯波形設(shè)計文件以及輸入仿真向量和功能測試向量。

2)文本輸入方式

此方式與傳統(tǒng)的計算機軟件語言編程輸入基本一致，即采用某種硬件描述語言(HDL)進行編輯輸入。HDL語言可以描述硬件電路的功能、信號連接關(guān)系及時序關(guān)系，可分為普通硬件描述語言和行為描述語言，它們用文本方式描述設(shè)計和輸入。HDL輸入方式克服了原理圖輸入存在的所有弊端，為EDA技術(shù)的應(yīng)用和發(fā)展打開了一片廣闊天地。

普通硬件描述語言有AHDL、CUPL等，它們支持邏輯方程、真值表、狀態(tài)機等邏輯表達方式。行為描述語言是目前常用的硬件描述語言，有VHDL和VerilogHDL等，它們具有很強的邏輯描述和仿真功能，可實現(xiàn)與工藝無關(guān)的編程與設(shè)計，可以使設(shè)計者在系統(tǒng)設(shè)計階段便確立方案的可行性。運用VHDL、VerilogHDL硬件描述語言進行設(shè)計已是當(dāng)前的趨勢。

3)文本、圖形兩者混合輸入方式

該方式首先通過文本輸入方式描述某個或某部分功能模塊，再將文本文件轉(zhuǎn)換成原理圖中的一個元件符號，由此完成文本、圖形兩者混合輸入方式。

2．功能仿真

功能仿真直接對VHDL、原理圖描述或其它描述形式的邏輯功能進行測試模擬，仿真過程不涉及任何具體器件的硬件特性。在設(shè)計輸入編譯后，不經(jīng)過設(shè)計處理等環(huán)節(jié)，直接送入門級仿真器進行模擬。功能仿真能及時確認(rèn)設(shè)計文件表達的功能是否滿足設(shè)計要求，及早發(fā)現(xiàn)設(shè)計中的問題。

3．設(shè)計處理

設(shè)計處理是EDA設(shè)計中的核心環(huán)節(jié)。在設(shè)計處理階段，編譯軟件將對設(shè)計輸入文件進行邏輯化簡、綜合和優(yōu)化，并適當(dāng)?shù)赜靡黄蚨嗥骷詣拥剡M行適配，最后產(chǎn)生編程用的編程文件。設(shè)計處理主要包括設(shè)計編譯和檢查、邏輯優(yōu)化和綜合、適配和分割、布局和布線、生成編程數(shù)據(jù)文件等過程。

1)設(shè)計編譯和檢查

設(shè)計輸入完成之后，立即進行編譯。在編譯過程中首先進行語法檢驗，如檢查原理圖的信號線有無漏接，信號有無雙重來源，文本輸入文件中關(guān)鍵字有無錯誤等各種語法錯誤，并及時標(biāo)出錯誤的位置信息報告，供設(shè)計者修改；然后進行設(shè)計規(guī)則檢驗，檢查總的設(shè)計有無超出器件資源或規(guī)定的限制并將編譯報告列出，指明違反規(guī)則和潛在不可靠電路的情況以供設(shè)計者糾正。

2)邏輯優(yōu)化和綜合

邏輯優(yōu)化是化簡所有的邏輯方程或用戶自建的宏，使設(shè)計所占用的資源最少。綜合的目的是將多個模塊化設(shè)計文件合并為一個網(wǎng)表文件，并使層次設(shè)計平面化(即展平)。

3)適配和分割

先確定優(yōu)化以后的邏輯能否與下載目標(biāo)器件CPLD或FPGA中的宏單元和I/O單元適配，然后將設(shè)計分割為多個便于適配的邏輯小塊形式映射到器件相應(yīng)的宏單元中。如果整個設(shè)計不能裝入一片器件，則可以將整個設(shè)計自動分割成多塊并裝入同一系列的多片器件中。

4)布局和布線

布局和布線工作是在設(shè)計檢驗通過以后由軟件自動完成的，它能以最優(yōu)的方式對邏輯元件進行布局，并準(zhǔn)確地實現(xiàn)元件間的布線互連。布局和布線以后，軟件會自動生成布線報告，提供有關(guān)設(shè)計中各部分資源的使用情況等信息。

5)生成編程數(shù)據(jù)文件(JED文件)

設(shè)計處理的最后一步是產(chǎn)生可供器件編程使用的數(shù)據(jù)文件。對CPLD來說，是產(chǎn)生熔絲圖文件，即JEDEC文件(電子器件工程聯(lián)合會制定的標(biāo)準(zhǔn)格式，簡稱JED文件)；對于FPGA來說，是生成位流數(shù)據(jù)文件(Bit-streamGeneration)。

4．時序仿真

時序仿真是接近真實器件運行特性的仿真，仿真文件中包含器件硬件特性參數(shù)，其仿真精度高，但仿真所需的仿真文件必須來自針對具體器件的綜合器與適配器。綜合后得到的EDIF等網(wǎng)表文件通常作為適配器的輸入文件，產(chǎn)生的仿真網(wǎng)表文件中包含了精確的硬件延遲信息。

5．編程下載

將適配器生成的下載或配置文件，通過編程器或編程電纜向FPGA或CPLD下載，以便進行硬件調(diào)試和驗證。

AlteraDE2教學(xué)開發(fā)板是學(xué)習(xí)數(shù)字邏輯、計算機組成及FPGA的理想平臺，它采用了最新的硬件和CAD技術(shù)，可以滿足學(xué)生及專業(yè)人士廣泛的應(yīng)用需求。該教學(xué)開發(fā)板上提供了豐富的硬件資源，如圖1-3所示，開發(fā)板的核心器件是AlteraCycloneⅡ系列的EP2C35F672C6，其它重要器件都與該芯片的引腳相連，允許用戶對控制板上的各種操作進行編程。1.3AlteraDE2教學(xué)平臺開發(fā)板具有充足的存儲資源(SRAM、SDRAM、FlashROM)，配有以太網(wǎng)接口、SD卡插槽，不僅可以滿足大學(xué)課程教學(xué)及實驗的各種要求，而且還適合一些面向工程領(lǐng)域的高級數(shù)字系統(tǒng)的開發(fā)工作。

圖1-3AlteraDE2教學(xué)開發(fā)板

1．功能特點

AlteraDE2板具有以下硬件資源：

(1)

AlteraCycloneⅡ系列的EP2C35F672C6。

(2)配置器件EPCS16。

(3)

USB-Blaster(用于編程和API控制(接口芯片F(xiàn)T245B)，支持JTAG和主動串行(ActiveSerial，AS)模式)。

(4)

512

KBSRAM。

(5)

8

MBSDRAM。

(6)

4

MBFlashROM。

(7)

SD卡插槽。

(8)

2×16字符的LCD模塊。

(9)

4個按鈕開關(guān)(KEY0～KEY3)。

(10)

18個撥擋開關(guān)(SW0～SW17)。

(11)

18個紅色LED(LEDR0～LEDR17)。

(12)

9個綠色LED(LEDG0～LDEG8)。

(13)

50

MHz晶振和27

MHz晶振時鐘源，也可由J5接入外部時鐘。

(14)支持輸入、輸出和麥克風(fēng)插口的24位CD音質(zhì)語音編解碼器WM8371。

(15)帶VGA接口的VGADA轉(zhuǎn)換器ADV7123。

(16)支持NTSC/PAL制式的TV解碼器ADV7181B及其接口。

(17)支持10/100

M(B)以太網(wǎng)控制器DM9000AE及其接口。

(18)

具有A型和B型接口的USB主/從控制器ISP1362。

(19)

RS-232收發(fā)器MAX232及9針接口。

(20)

PS/2鼠標(biāo)和鍵盤接口。

(21)紅外收發(fā)模塊。

(22)

2列40針擴展插槽，帶穩(wěn)壓保護。

2．板上資源及硬件布局

AlteraDE2教學(xué)開發(fā)板上的資源及硬件布局如圖1-4所示。

圖1-4AlteraDE2教學(xué)開發(fā)板資源及硬件布局

1)

EP2C35F672C6

EP2C35F672C6是Altera公司推出的Cyclone

Ⅱ系列產(chǎn)品之一，采用90

nm、低K值電介質(zhì)工藝，通過硅片面積最小化，可在單芯片內(nèi)支持復(fù)雜的數(shù)字系統(tǒng)。目前，Altera公

司已推出Cyclone

ⅢFPGA系列。該系列FPGA包括Cyclone

Ⅲ和Cyclone

ⅢLS，其中Cyclone

Ⅲ

屬于功耗最低、成本最低的高性能FPGA，CycloneⅢLS則是具有安全特性高、功耗最低的FPGA。Cyclone

ⅢFPGA系列前所未有地實現(xiàn)了低功耗、高性能和低成本，為大批量、低功耗、低成本應(yīng)用(諸如汽車、消費類、顯示、工業(yè)、視頻和圖像處理、無線通信等)提供了理想的解決方案。

EP2C35F672C6具有33216個邏輯單元(LE)、105個M4KRAM塊、35個18

×

18位乘法器、4個PLL等結(jié)構(gòu)。其中每個M4KRAM塊包含4K位的數(shù)據(jù)及512位的校驗數(shù)據(jù)，總比特數(shù)達到483840位。

為滿足與外部存儲器進行高速可靠的數(shù)據(jù)傳輸，EP2C35F672C6配置了優(yōu)化的I/O管腳，每套管腳包括一個單一數(shù)據(jù)選通(DQS)和相關(guān)數(shù)據(jù)(DQ)管腳。芯片內(nèi)部的4個PLL提供了時鐘合成功能，允許內(nèi)部工作時鐘與輸入時鐘頻率不同，從而實現(xiàn)多個時鐘域。通過DE2板上的USB-Blaster電路，可以實現(xiàn)對EP2C35F672C6的調(diào)試和編程，即JTAG調(diào)試和主動串行(AS)編程。為保證器件掉電后配置信息能夠保存，EP2C35F672C6需要采用專用配置器件。DE2平臺上的主動串行配置器件為EPCS16，其存儲容量為16

M位。由于CycloneⅡ系列產(chǎn)品具有數(shù)據(jù)壓縮功能，因此配置的最大數(shù)據(jù)量可超過配置器件本身的容量。

2)存儲器資源

DE2平臺上包含1片8

MB的SDRAM、1片512

KB的SRAM和1片4

MB的FlashROM。除此之外，還具有SD卡接口，支持SPI模式的SD卡數(shù)據(jù)傳輸。兩個40引腳的插座JP1、JP2可配置成IDE接口使用，進一步拓展了存儲資源。

3)按鍵、波段開關(guān)、LED、七段數(shù)碼管

DE2平臺上包含：具有防抖動功能的4個按鍵；用于設(shè)定電平狀態(tài)的18個波段開關(guān)；18個紅色LED、9個綠色LED及8個七段數(shù)碼管。

4)音頻編/解碼器WM8731

DE2平臺上包含音頻編/解碼器WM8731，該芯片是Wolfson公司的立體聲24位

-

音頻編/解碼芯片，其采樣速率為8～96

kHz，提供2線與3線兩種與主控制器相連的方式，支持4種音頻數(shù)據(jù)模式：I2S模式、左對齊模式、右對齊模式和DSP模式，數(shù)據(jù)位可以是16或32位。WM8731包含三個接口：LineIn、LineOut和MICIn，兩路線路輸入RLINEIN和LLINEIN可以進行對數(shù)音量調(diào)節(jié)、靜音控制，完成AD轉(zhuǎn)換后，還可進行高通濾波處理。耳機的放大增益可在+6～-73

dB范圍內(nèi)以1

dB步距調(diào)整。

5)高速視頻模數(shù)轉(zhuǎn)換器ADV7123

ADV7123是一個三路10位輸入的高速視頻DAC，具有330

MHz的最大采樣速度，與多種高精度的顯示系統(tǒng)兼容，包括RS-343A和RS-170，可以廣泛應(yīng)用于如HDTV、數(shù)字視頻系統(tǒng)(1600

×

1200@100

Hz)、高分辨率的彩色圖片圖像處理、視頻信號再現(xiàn)等領(lǐng)域。ADV7123的輸出電流范圍為2～26

mA，TTL兼容輸入，單電源工作電壓為+5

V/3.3

V，工作在3.3

V時的最小功耗為30

mW。

6)多模式標(biāo)清電視解碼器ADV7181

ADV7181是一款標(biāo)準(zhǔn)模擬基帶電視信號解碼芯片，支持NTSC、PAL和SECAM視頻制式，輸出信號為4∶2∶2復(fù)合視頻信號，兼容16/8位CCIR601/CCIR656格式，支持多種模擬輸入格式和多種數(shù)字輸出格式，廣泛應(yīng)用于廣播、安防監(jiān)控等專業(yè)視頻領(lǐng)域。

7)以太網(wǎng)控制器DM9000A

DM9000A是DAVICOM公司出品的一款低功耗、高速網(wǎng)絡(luò)控制器，具有通用處理器接口、一個10/100

M(