模擬集成電路設(shè)計(jì) 魏廷存 第10章習(xí)題（含答案）

第10章習(xí)題10.1若一個3-bitADC的積分非線性誤差（INL）被限制在±1LSB以內(nèi)，畫出其可能的輸入-輸出特性曲線。這種情況下，可能的最大微分非線性誤差（DNL）為多少？答案：當(dāng)INL被限制在±1LSB以內(nèi)時(shí)，其輸入-輸出特性曲線如下圖所示，綠色加粗線即為ADC的實(shí)際特性曲線，最大DNL=±2LSB。10.2一個3-bitADC的輸入-輸出特性曲線如圖10.76所示。1）求該ADC的±INL和±DNL；2）該ADC是否單調(diào)？圖10.76答案：微分非線性（DNL）是在垂直跨度上測量的相鄰電平的差的度量，積分非線性（INL）是實(shí)際的有限精度特性和理想的有限精度特性在垂直方向上的最大差值。（1）該ADC的靜態(tài)特性為：+INL=2LSB、-INL=-1LSB、+DNL=+1LSB、-DNL=-2LSB（2）該ADC不單調(diào)。10.3圖10.77中顯示了N-bit并行式ADC中的兩個比較器，比較器1和比較器2的失調(diào)電壓分別記為VOS1和VOS2。圖中還給出了ADC的部分理想轉(zhuǎn)換函數(shù)。（1）比較器失調(diào)何時(shí)會引起誤碼？用VOS1、VOS2、N和VREF來表示這個條件；（2）假設(shè)所有失調(diào)完全相同，用VOS1(=VOS2)、N和VREF來表示INL的值；（3）用VOS1、VOS2、N和VREF來表示DNL。圖10.77答案：（1）當(dāng)Vin(2)>VR2-VOS2時(shí)，比較器2由0變?yōu)?；當(dāng)Vin(1)>VR1-VOS1時(shí)，比較器1由0變?yōu)?。如果Vin(2)<Vin(1)，那么將出現(xiàn)誤碼，因此，由VR2-VOS2<VR1-VOS1可得，VR2-VR1<VOS2-VOS1但是，由VR2-VR1=VREF2N（2）如果所有失調(diào)都相等并且等于VOS，可以寫出對于每個VRi最壞偏離情況下的INL為：INL=（3）DNL可以表示為失調(diào)偏移之差：DNL==10.4對于2-bit子級4-bit流水線ADC，如果輸入電壓Vin1、Vin2和Vin3的大小如下圖10.78所示，請分別給出對應(yīng)Vin1、Vin2和Vin3的ADC變換結(jié)果。圖10.78解：Vin1、Vin2、Vin3位置如圖10.78所示，根據(jù)2-bit子級4-bit流水線ADC每級的輸入-輸出關(guān)系容易得出：Vin1對應(yīng)的轉(zhuǎn)換結(jié)果為0000，Vin2對應(yīng)的轉(zhuǎn)換結(jié)果為0110，Vin3對應(yīng)的轉(zhuǎn)換結(jié)果為1110。2-bit子級4-bit流水線ADC每級輸入輸出關(guān)系輸入范圍0001101110.5一個6-bitSAR-ADC的基準(zhǔn)電壓VREF=2V，如果輸入電壓Vin=0.82V，請描述SAR-ADC的轉(zhuǎn)換過程，說明中間的數(shù)字碼及最終轉(zhuǎn)換后的輸出數(shù)字碼是多少？答案：此N=6位的SAR-ADC的基準(zhǔn)電壓VREF=2V，因此一個LSB對應(yīng)的電壓為VREF/26=31.25mV，設(shè)b0是MSB，b5是LSB。由于是6-bitSAR-ADC，完成一次完整的轉(zhuǎn)換需要6個轉(zhuǎn)換周期。在第1個轉(zhuǎn)換周期，在逐次逼近寄存器中設(shè)置Bout=100000，那么DAC的輸出為VDAC=2×（1/2）=1V，由于VIN<VDAC，因此b0=0；在第2個轉(zhuǎn)換周期，在逐次逼近寄存器中設(shè)置Bout=010000，那么DAC的輸出為VDAC=2×（1/22）=0.5V，由于VIN>VDAC，因此b1=1；在第3個轉(zhuǎn)換周期，在逐次逼近寄存器中設(shè)置Bout=011000，那么DAC的輸出為VDAC=2×（1/22+1/23）=0.75V，由于VIN>VDAC，因此b2=1；在第4個轉(zhuǎn)換周期，在逐次逼近寄存器中設(shè)置Bout=011100，那么DAC的輸出為VDAC=2×（1/22+1/23+1/24）=0.875V，由于VIN<VDAC，因此b3=0；在第5個轉(zhuǎn)換周期，在逐次逼近寄存器中設(shè)置Bout=011010，那么DAC的輸出為VDAC=2×（1/22+1/23+1/25）=0.8125V，由于VIN>VDAC，因此b4=1；在第6個轉(zhuǎn)換周期，在逐次逼近寄存器中設(shè)置Bout=011011，那么DAC的輸出為VDAC=2×（1/22+1/23+1/25+1/26）=0.84375V，由于VIN<VDAC，因此b5=0；這樣，最終轉(zhuǎn)換后的輸出數(shù)字碼是011010。量化的誤差為0.82-0.8125=7.5mV，即0.24LSB。10.6假設(shè)多位量化器、高階Σ-Δ調(diào)制器的理想信噪比為SNR(dB)=10其中N表示量化器的位數(shù)，L為階數(shù)，M為過采樣率。如果一個Σ-ΔADC采用3位量化器，過采樣率M=64，對于二階和四階Σ-Δ調(diào)制器，最大可以獲得的SNR分別為多少？對應(yīng)的有效位（ENOB）分別是多少？答案：采用3位量化器的Σ-ΔADC，過采樣率為M=64，對于二階Σ-Δ調(diào)制器結(jié)構(gòu)，根據(jù)題中給出的公式最大可以獲得的SNR為 SNR(dB)=10=20lg(23-1)+10lg(2x2+1)+10(2x2+1)lg(64≈96.07dB（N=3、L=2、M=64）再根據(jù)公式ENOB=SNR-1.766.02??對于3位量化器、四階Σ-Δ調(diào)制器結(jié)構(gòu)，同理最大可以獲得的SNR為 SNR(dB)=10=6.73+20lg(23-1)+10lg(2x4+1)+10(2x4+1)lg(64≈151.0dB（N=3、L=4、M=64）其對應(yīng)的ENOB=24.79-bit10.7對于一個采用1-bit量化器的Σ-ΔADC，如果輸入信號的帶寬fb=20kHz，為了使得SNR=100dB，對于一階和二階Σ-Δ調(diào)制器，需要的采樣頻率分別為多少？假設(shè)N-bit量化器、L階Σ-Δ調(diào)制器的理想信噪比為：SNR(dB)=10解：采樣時(shí)鐘頻率fSNR(dB)=10令N=1，L=1（一階），SNRideal>100dB,解不等式得M>2799，所以fs>111.96MHz;令N=1，L=2（二階），SNRideal>100dB,解不等式得M>167，所以fs>6.68MHz。10.8對于一個理想的8-bitDAC，如果基準(zhǔn)電壓VREF=2.56V，則一個LSB電壓是多少？如果輸入為10110011，DAC解：VLSB=VREF/2N=2.56/28vOUT=VREF(b021+b122+b223+…+bn-12n)=2.56×(10.9已知一個10-bitDAC的實(shí)際SNR=57dB，則此DAC的ENOB為多少？解：已知此DAC的實(shí)際最大SNR為57dB,根據(jù)式（10.61），則此DAC的ENOB為：ENOB10.10對于圖10.79中給出的電路，用I0、I1、I2和I3表示Iout。圖10.79解：可以根據(jù)疊加