《Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)-原理、實(shí)例及仿真》課件第9章

第9章常用時(shí)序邏輯電路設(shè)計(jì)9.1觸發(fā)器9.2計(jì)數(shù)器9.3寄存器9.4分頻器

9.1觸發(fā)器

觸發(fā)器是能夠存儲(chǔ)或記憶一位二進(jìn)制信息的基本單元電路。觸發(fā)器有兩個(gè)基本特點(diǎn)：第一，有兩個(gè)能夠保持的穩(wěn)定狀態(tài)，分別用邏輯0(稱為0狀態(tài))和邏輯1(稱為1狀態(tài))表示。第二，在適當(dāng)輸入信號(hào)作用下，可從一種穩(wěn)定狀態(tài)翻轉(zhuǎn)到另一種穩(wěn)定狀態(tài)，并且在輸入信號(hào)取消后，能將新的狀態(tài)保存下來。為了明確表示觸發(fā)器的狀態(tài)，通常把接收輸入信號(hào)之前的狀態(tài)稱為現(xiàn)態(tài)，記作Qn，將接收輸入信號(hào)之后的狀態(tài)稱為次態(tài)，記作Qn+1。觸發(fā)器的種類很多，分類方法也各不相同。按觸發(fā)器的觸發(fā)方式分，有電位觸發(fā)方式的觸發(fā)器、主從觸發(fā)方式的觸發(fā)器和邊沿觸發(fā)方式的觸發(fā)器等幾種。按照觸發(fā)器的邏輯功能來分，有R-S觸發(fā)器、D觸發(fā)器、J-K觸發(fā)器和T觸發(fā)器等。9.1.1R-S觸發(fā)器

時(shí)鐘信號(hào)CP高有效的鐘控R-S觸發(fā)器邏輯符號(hào)見圖9.1。鐘控R-S觸發(fā)器的狀態(tài)轉(zhuǎn)移真值表見表9.1，表中示出的均為CP有效(CP=1)時(shí)的情況。圖9.1鐘控R-S觸發(fā)器的邏輯符號(hào)從表9.1中可以看出，輸出Qn+1的狀態(tài)受R、S的控制，當(dāng)S=1、R=0時(shí)，輸出Qn+1=1，實(shí)現(xiàn)觸發(fā)器的置1功能；當(dāng)S=0、R=1時(shí)，輸出Qn+1=0，實(shí)現(xiàn)清零功能；當(dāng)S=0、R=0時(shí)，輸出Qn+1=Qn，即保持原有狀態(tài)不變。按照上面分析的S和R的功能，S稱為置位信號(hào)(使Qn+1=1)，R稱為復(fù)位信號(hào)(使Qn+1=0)。

注意：當(dāng)控制輸入端R和S同時(shí)為1時(shí)會(huì)出現(xiàn)不確定的狀態(tài)，必須避免這種情況的發(fā)生，因此基本R-S觸發(fā)器在工作時(shí)必須滿足約束條件，即R·S=0。

代碼9.1是用4個(gè)與非門實(shí)現(xiàn)的鐘控R-S觸發(fā)器模塊，其功能仿真結(jié)果如圖9.2所示。圖9.2基本R-S觸發(fā)器的功能仿真結(jié)果

【代碼9.1】鐘控R-S觸發(fā)器模塊。9.1.2D觸發(fā)器

D觸發(fā)器是應(yīng)用非常廣泛的電路，它在使用時(shí)沒有約束條件，可以方便地構(gòu)成各種時(shí)序邏輯電路。

圖9.3是上升沿觸發(fā)的D觸發(fā)器的邏輯符號(hào)。表9.2是D觸發(fā)器的狀態(tài)轉(zhuǎn)移真值表。D觸發(fā)器的功能是在滿足觸發(fā)條件的情況下，Qn+1=D。圖9.3D觸發(fā)器的邏輯符號(hào)

1．基本功能D觸發(fā)器

代碼9.2是實(shí)現(xiàn)上升沿觸發(fā)的D觸發(fā)器基本功能的VerilogHDL模塊代碼。其功能仿真如圖9.4所示。圖9.4D觸發(fā)器的功能仿真結(jié)果

【代碼9.2】上升沿觸發(fā)的D觸發(fā)器模塊。

2．帶異步置位復(fù)位端的D觸發(fā)器

實(shí)際應(yīng)用中的觸發(fā)器為了便于控制，通常還設(shè)置有復(fù)位信號(hào)R和置位信號(hào)S。復(fù)位信號(hào)和置位信號(hào)對(duì)電路狀態(tài)的影響有同步和異步兩種控制方式。

異步置位復(fù)位信號(hào)的變化直接影響著電路的狀態(tài)，而與時(shí)鐘信號(hào)CP無關(guān)。表9.3是異步復(fù)位置位(R和S高電平有效)D觸發(fā)器的狀態(tài)轉(zhuǎn)移真值表。代碼9.3實(shí)現(xiàn)了一個(gè)具有異步復(fù)位置位功能、上升沿觸發(fā)的D觸發(fā)器模塊。其功能仿真結(jié)果如圖9.5所示。

【代碼9.3】帶異步置位復(fù)位端的D觸發(fā)器模塊。圖9.5具有異步置位復(fù)位功能的D觸發(fā)器的功能仿真結(jié)果

3．帶同步置位復(fù)位端的D觸發(fā)器

同步置位和復(fù)位控制信號(hào)對(duì)觸發(fā)器電路狀態(tài)的影響受到時(shí)鐘信號(hào)CP的控制，只有在時(shí)鐘信號(hào)有效的情況下才會(huì)影響觸發(fā)器的輸出狀態(tài)。表9.4是在時(shí)鐘信號(hào)CP上升沿實(shí)現(xiàn)同步復(fù)位和置位功能的D觸發(fā)器的狀態(tài)轉(zhuǎn)移真值表。

代碼9.4是另一個(gè)描述D觸發(fā)器模塊的VerilogHDL程序，與代碼9.3不同的是其復(fù)位和置位功能是同步的。其功能仿真結(jié)果如圖9.6所示。

【代碼9.4】同步置位復(fù)位端D觸發(fā)器模塊。圖9.6具有同步置位復(fù)位功能的D觸發(fā)器的功能仿真結(jié)果9.1.3JK觸發(fā)器

JK觸發(fā)器既能夠解決鐘控R-S觸發(fā)器中對(duì)輸入信號(hào)的條件約束問題，同時(shí)與D觸發(fā)器相比又具有較強(qiáng)的控制功能，其應(yīng)用非常廣泛。

圖9.7是下降沿觸發(fā)的JK觸發(fā)器的邏輯符號(hào)。表9.5是JK觸發(fā)器的狀態(tài)轉(zhuǎn)移真值表。從表9.5可以看出，與D觸發(fā)器相比，JK觸發(fā)器還具有狀態(tài)翻轉(zhuǎn)功能。

代碼9.5是JK觸發(fā)器模塊的VerilogHDL程序，該模塊具有異步復(fù)位和置位控制端，其功能仿真結(jié)果如圖9.8所示。圖9.7JK觸發(fā)器的邏輯符號(hào)

【代碼9.5】帶異步置位復(fù)位端的JK觸發(fā)器模塊。圖9.8具有異步置位復(fù)位功能的JK觸發(fā)器的功能仿真結(jié)果9.1.4T觸發(fā)器

T觸發(fā)器的邏輯功能比較簡(jiǎn)單，只有保持和翻轉(zhuǎn)功能，其邏輯符號(hào)見圖9.9，狀態(tài)轉(zhuǎn)移真值見表9.6。圖9.9T觸發(fā)器的邏輯符號(hào)

【代碼9.6】鐘控T觸發(fā)器模塊。圖9.10T觸發(fā)器的功能仿真結(jié)果

9.2計(jì)數(shù)器

9.2.1常用的二進(jìn)制計(jì)數(shù)器

1．基本同步計(jì)數(shù)器

基本計(jì)數(shù)器是指能夠?qū)崿F(xiàn)簡(jiǎn)單計(jì)數(shù)功能的計(jì)數(shù)器。這里描述的是上升沿觸發(fā)的基本計(jì)數(shù)器，即基本同步計(jì)數(shù)器。其模塊實(shí)現(xiàn)見代碼9.7。

【代碼9.7】基本同步計(jì)數(shù)器模塊。圖9.11基本同步計(jì)數(shù)器的功能仿真結(jié)果

2．具有復(fù)位端口的同步計(jì)數(shù)器

(1)同步復(fù)位計(jì)數(shù)器。其模塊實(shí)現(xiàn)見代碼9.8，它是在代碼9.7基本同步計(jì)數(shù)器模塊的基礎(chǔ)上增加了同步復(fù)位功能的計(jì)數(shù)器。

【代碼9.8】同步復(fù)位計(jì)數(shù)器模塊。圖9.12同步復(fù)位計(jì)數(shù)器的功能仿真波形

(2)異步復(fù)位計(jì)數(shù)器。異步復(fù)位計(jì)數(shù)器模塊的實(shí)現(xiàn)見代碼9.9，它是在代碼9.7基本同步計(jì)數(shù)器模塊的基礎(chǔ)上實(shí)現(xiàn)的。其中R是異步復(fù)位信號(hào)。該模塊的端口信號(hào)與代碼9.8相同。

【代碼9.9】異步復(fù)位計(jì)數(shù)器模塊。圖9.13異步復(fù)位計(jì)數(shù)器的功能仿真波形

3．具有同步置數(shù)端口的同步計(jì)數(shù)器

代碼9.10是在代碼9.8實(shí)現(xiàn)的具有同步復(fù)位功能計(jì)數(shù)器模塊的基礎(chǔ)上，增加了同步置數(shù)功能。該模塊的實(shí)現(xiàn)見代碼9.10。

【代碼9.10】具有同步置數(shù)功能的計(jì)數(shù)器模塊。圖9.14具有同步置數(shù)功能的計(jì)數(shù)器仿真波形

4．具有計(jì)數(shù)使能端口的同步計(jì)數(shù)器

代碼9.11是在具有異步復(fù)位、置數(shù)功能計(jì)數(shù)器模塊的基礎(chǔ)上，增加了計(jì)數(shù)控制端E，且只有E有效時(shí)才對(duì)時(shí)鐘信號(hào)加1計(jì)數(shù)，而當(dāng)E無效時(shí)停止計(jì)數(shù)。

【代碼9.11】具有計(jì)數(shù)控制功能的計(jì)數(shù)器模塊。圖9.15具有計(jì)數(shù)控制功能的計(jì)數(shù)器仿真波形9.2.2加減控制計(jì)數(shù)器

加減控制計(jì)數(shù)器可以在控制信號(hào)的作用下實(shí)現(xiàn)加法計(jì)數(shù)或減法計(jì)數(shù)功能。

代碼9.12是實(shí)現(xiàn)了加減控制的計(jì)數(shù)器模塊，同時(shí)具有異步復(fù)位、置位功能。

【代碼9.12】加減可控同步計(jì)數(shù)器模塊。

代碼9.12的仿真波形如圖9.16所示。圖9.16加減可控計(jì)數(shù)器的仿真波形9.2.3特殊功能計(jì)數(shù)器

1．格雷碼計(jì)數(shù)器

格雷碼計(jì)數(shù)器的特點(diǎn)是相鄰兩個(gè)計(jì)數(shù)狀態(tài)數(shù)之間僅有一個(gè)二進(jìn)制位不同，所以計(jì)數(shù)過程中不易出現(xiàn)錯(cuò)誤。

(1)從格雷碼到二進(jìn)制碼的轉(zhuǎn)換。

設(shè)長(zhǎng)度為n的二進(jìn)制碼為Bin，其對(duì)應(yīng)的n位格雷碼為Gray。其對(duì)應(yīng)關(guān)系為：

Gray[n-1]=Bin[n-1]

Gray[i]=Bin[i]^Bin[i+1](i=0～n-2)

(2)從二進(jìn)制碼到格雷碼的轉(zhuǎn)換。其對(duì)應(yīng)關(guān)系為：

Gray[n-1]=Bin[n-1]

Gray[i]=Bin[i]^Bin[i+1]^…^Bin[n-1](i=0～n-2)

【代碼9.13】格雷碼計(jì)數(shù)器模塊。

代碼9.13的仿真波形如圖9.17所示。圖9.17格雷碼計(jì)數(shù)器的仿真波形

2．扭環(huán)計(jì)數(shù)器

扭環(huán)計(jì)數(shù)器是由n位移位寄存器構(gòu)成的計(jì)數(shù)器，其特點(diǎn)是將串行輸出端取反后送入串行數(shù)據(jù)輸入端。例如，3位左移扭環(huán)計(jì)數(shù)器的狀態(tài)變化為000→001→011→111→110→100

→000…

扭環(huán)計(jì)數(shù)器的實(shí)現(xiàn)見代碼9.14，其端口中Jcounter是輸出信號(hào)。

【代碼9.14】扭環(huán)計(jì)數(shù)器模塊。

代碼9.14的仿真波形如圖9.18所示。圖9.18扭環(huán)計(jì)數(shù)器的仿真波形

9.3寄存器

9.3.1基本寄存器

1．具有鎖存控制端的寄存器

具有鎖存控制端的寄存器可以在鎖存信號(hào)的控制下對(duì)輸入的數(shù)據(jù)進(jìn)行存儲(chǔ)。

【代碼9.15】具有鎖存控制功能的寄存器模塊。

代碼9.15的功能仿真波形如圖9.19所示。圖9.19具有鎖存控制功能的寄存器的功能仿真波形

2．具有輸出緩沖功能的寄存器

具有輸出緩沖功能的寄存器有一個(gè)輸出使能控制信號(hào)，在該信號(hào)有效的情況下，寄存器的數(shù)據(jù)直接輸出，否則寄存器輸出高阻狀態(tài)。這類寄存器可以直接連接在總線上與其他設(shè)備進(jìn)行數(shù)據(jù)傳輸。代碼9.16是一個(gè)具有輸出緩沖功能的8位寄存器模塊，圖9.20是其功能仿真波形。圖9.20具有輸出緩沖功能的8位寄存器的功能仿真波形

【代碼9.16】具有輸出緩沖功能的8位寄存器模塊。

3．字長(zhǎng)可變的通用寄存器

寄存器在使用時(shí)，存儲(chǔ)的二進(jìn)制位數(shù)(即字長(zhǎng))往往是根據(jù)需要來設(shè)置的。代碼9.17實(shí)現(xiàn)了一個(gè)字長(zhǎng)由參數(shù)msb決定的通用寄存器模塊，該寄存器具有輸入鎖存、輸出緩沖的功能。

【代碼9.17】字長(zhǎng)可變的通用寄存器模塊。

代碼9.17的功能仿真波形如圖9.21所示。圖9.2116位字長(zhǎng)可變的通用寄存器的功能仿真波形9.3.2移位寄存器

1．單向串入串出移位寄存器

單向右移移位寄存器的電路結(jié)構(gòu)特點(diǎn)是，左邊觸發(fā)器的輸出端接右鄰觸發(fā)器的輸入端。對(duì)應(yīng)的，左移寄存器電路則是右邊觸發(fā)器的輸出端接左鄰觸發(fā)器的輸入端。

【代碼9.18】4位單向串入串出的移位寄存器模塊。

代碼9.18的仿真波形如圖9.22所示。圖9.22單向串入串出的4位移位寄存器仿真波形

2．雙向串入并出移位寄存器

雙向串入并出移位寄存器是指數(shù)據(jù)寄存器的數(shù)據(jù)可以在控制信號(hào)的作用下實(shí)現(xiàn)左右兩個(gè)方向的移動(dòng)，寄存器的數(shù)據(jù)可以作為一個(gè)整體輸出，即并行輸出。代碼9.19實(shí)現(xiàn)了一個(gè)具有雙向串行輸入并行輸出的移位寄存器模塊。

【代碼9.19】4位雙向串入并出的移位寄存器模塊。

代碼9.19的仿真波形如圖9.23所示。圖9.234位雙向串入并出寄存器的仿真波形

3．并入串出移位寄存器

并入串出移位寄存器是指寄存器的數(shù)據(jù)可以一次并行置入，而數(shù)據(jù)的輸出只有一個(gè)端口，是一位一位按順序輸出的。

代碼9.20是一個(gè)4位并行輸入串行輸出的移位寄存器模塊。

【代碼9.20】4位并入串出移位寄存器模塊。

代碼9.20的仿真波形如圖9.24所示。圖9.244位并入串出移位寄存器的仿真波形

9.4分頻器

9.4.1偶數(shù)分頻器

1．2K分頻器

2K分頻器可以采用非2K分頻器的實(shí)現(xiàn)方法，只是計(jì)數(shù)模值是2K，這是計(jì)數(shù)器中的一種特例。利用這種特殊性其各個(gè)計(jì)數(shù)位也可被用來作為分頻輸出，且輸出為方波。若計(jì)數(shù)器為4位，則計(jì)數(shù)器的最低位即可以實(shí)現(xiàn)二分頻，次低位可實(shí)現(xiàn)四分頻，次高位可實(shí)現(xiàn)八分頻，最高位可以實(shí)現(xiàn)十六分頻。

【代碼9.21】多輸出2K分頻器。

該分頻器分別輸出K為1、2、4時(shí)，即分頻系數(shù)為2、4、16，占空比為50%的分頻信號(hào)。

代碼9.21的功能仿真波形如圖9.25所示。圖9.25多輸出2K分頻器的功能仿真波形

2．非2K分頻器

(1)占空比非50%分頻器的設(shè)計(jì)方法是首先設(shè)計(jì)一個(gè)模N計(jì)數(shù)器，計(jì)數(shù)器的計(jì)數(shù)范圍是0～N-1，當(dāng)計(jì)數(shù)值為N-1時(shí)，輸出為1，否則輸出為0。

【代碼9.22】偶數(shù)分頻，輸出占空比為1∶N的分頻器。

代碼9.22的功能仿真波形如圖9.26所示。圖9.26占空比非50%分頻器的功能仿真波形

(2)占空比50%分頻器的設(shè)計(jì)方法是設(shè)計(jì)一個(gè)模N/2計(jì)數(shù)器，計(jì)數(shù)器的計(jì)數(shù)范圍是0～N/2-1，當(dāng)計(jì)數(shù)值為N/2-1時(shí)，輸出信號(hào)進(jìn)行翻轉(zhuǎn)。

【代碼9.23】輸出占空比為50%的偶數(shù)分頻器。

代碼9.23的功能仿真波形如圖9.27所示。圖9.27占空比50%分頻器的功能仿真波形9.4.2奇數(shù)分頻器

奇數(shù)分頻器是指分頻系數(shù)是奇數(shù)，即分頻系數(shù)N=2n+1(n=