《Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)-原理、實(shí)例及仿真》課件第8章

第8章常用組合邏輯電路設(shè)計(jì)8.1編碼器8.2譯碼器8.3數(shù)據(jù)選擇器和數(shù)據(jù)分配器8.4數(shù)據(jù)比較器8.5奇偶產(chǎn)生/校驗(yàn)器

8.1編碼器

用文字、數(shù)字或符號(hào)代表特定對(duì)象的過程稱為編碼。電路中的編碼就是在一系列事物中將其中的每一個(gè)事物用一組二進(jìn)制代碼來表示。編碼器就是實(shí)現(xiàn)這種功能的電路，圖8.1是編碼器的邏輯符號(hào)。編碼器的邏輯功能就是把輸入的2N個(gè)信號(hào)轉(zhuǎn)化為N位輸出。常用的編碼器根據(jù)工作特點(diǎn)有普通編碼器和優(yōu)先編碼器兩種。圖8.1編碼器的邏輯符號(hào)表8.1和表8.2分別是8線—3線的普通編碼器和優(yōu)先編碼器的真值表，表中輸入用表示，輸出用Yi(正邏輯)或(負(fù)邏輯)表示。普通編碼器僅允許在任何時(shí)刻所有輸入中只能有一個(gè)輸入是有效電平(如表8.1中的低電平)，否則會(huì)出現(xiàn)輸出混亂的情況。而優(yōu)先編碼器則允許在同一時(shí)刻有兩個(gè)或兩個(gè)以上的輸入信號(hào)有效，當(dāng)多個(gè)輸入信號(hào)同時(shí)有效時(shí)，只對(duì)其中優(yōu)先權(quán)最高的一個(gè)輸入信號(hào)進(jìn)行編碼。輸入信號(hào)的優(yōu)先級(jí)別是由設(shè)計(jì)者根據(jù)需要確定的。

【代碼8.1】實(shí)現(xiàn)普通編碼器的VerilogHDL描述。

其功能仿真結(jié)果見圖8.2。圖8.2普通編碼器的功能仿真結(jié)果

【代碼8.2】實(shí)現(xiàn)8位優(yōu)先編碼器的VerilogHDL描述。

其功能仿真結(jié)果見圖8.3。圖8.38位優(yōu)先編碼器的功能仿真結(jié)果

8.2譯碼器

8.2.1二進(jìn)制譯碼器

二進(jìn)制譯碼器的邏輯功能是把輸入的二進(jìn)制代碼表示的所有狀態(tài)翻譯成對(duì)應(yīng)的輸出信號(hào)。若輸入的是3位二進(jìn)制代碼，3位二進(jìn)制代碼可以表示8種狀態(tài)，因此就有8個(gè)輸出端，每個(gè)輸出端分別表示一種輸入狀態(tài)。因此，又把3位二進(jìn)制譯碼器稱為3線—8線譯碼器，簡(jiǎn)稱3-8譯碼器，與此類似的還有2-4譯碼器和4-16譯碼器等。圖8.43-8譯碼器的邏輯符號(hào)常用的3-8譯碼器74LS138的邏輯符號(hào)如圖8.4所示。圖中，STA、和是譯碼控制信號(hào)，只有當(dāng)STA=1，

+

=0時(shí)，譯碼器才對(duì)輸入信號(hào)A2A1A0進(jìn)行譯碼，其真值表如表8.3所示。

【代碼8.3】3-8譯碼器模塊。

其功能仿真結(jié)果見圖8.5。圖8.53-8譯碼器的功能仿真結(jié)果8.2.2十進(jìn)制譯碼器

十進(jìn)制譯碼器的邏輯功能是將輸入的4位BCD碼翻譯成對(duì)應(yīng)的輸出信號(hào)，因此輸入信號(hào)有4個(gè)，輸出信號(hào)有10個(gè)。圖8.6是十進(jìn)制譯碼器的邏輯符號(hào)，其真值表如表8.4所示。圖8.6十進(jìn)制譯碼器的邏輯符號(hào)

【代碼8.4】二—十進(jìn)制譯碼器模塊。

其功能仿真結(jié)果見圖8.7。圖8.7二—十進(jìn)制譯碼功能仿真結(jié)果8.2.3七段譯碼器

實(shí)際應(yīng)用中往往需要顯示數(shù)字，常用最簡(jiǎn)單的顯示器件是七段數(shù)碼管。它是由多個(gè)發(fā)光二極管LED分段封裝制成的。LED數(shù)碼管有共陰型和共陽型兩種形式，圖8.8是七段數(shù)碼顯示器件的外形圖、共陰極和共陽極LED電路連接圖。圖8.8七段LED數(shù)碼管圖8.9所示是常用七段譯碼器的輸出與顯示字形的對(duì)應(yīng)關(guān)系。

七段譯碼器的功能就是給出輸入信號(hào)對(duì)應(yīng)的段碼輸出，例如對(duì)共陰極譯碼器而言，當(dāng)輸入為“0”時(shí)，為了顯示“0”就需要a～g七個(gè)段中只有g(shù)段是滅的，其余段都應(yīng)點(diǎn)亮，因此輸出為abcdefg=11111110，即“0”的段碼。輸入為“6”時(shí)，只有b段是滅的，其余段都應(yīng)點(diǎn)亮，因此輸出為abcdefg=10111111，即“6”的段碼。七段譯碼器的邏輯符號(hào)見圖8.10。圖8.9常用七段譯碼器字形圖8.10七段譯碼器的邏輯符號(hào)

【代碼8.5】共陰、共陽極輸出可選七段譯碼器模塊。

其功能仿真結(jié)果見圖8.11。圖8.11七段譯碼器的功能仿真結(jié)果

8.3數(shù)據(jù)選擇器和數(shù)據(jù)分配器

8.3.1數(shù)據(jù)選擇器

在實(shí)際應(yīng)用中，往往需要在多路輸入數(shù)據(jù)中根據(jù)需要選擇其中一路，完成這樣功能的電路稱為數(shù)據(jù)選擇器或多路選擇器。數(shù)據(jù)選擇器的作用可以用如圖8.12所示的多路開關(guān)來描述。根據(jù)輸入信號(hào)A1A0的狀態(tài)，從輸入的四路數(shù)據(jù)D3～D0中選擇一個(gè)作為輸出，圖中，A1A0=11，所以輸出的數(shù)據(jù)是D3。其對(duì)應(yīng)的真值表如表8.5所示。圖8.13是4選1數(shù)據(jù)選擇器的邏輯符號(hào)，圖中的控制信號(hào)=0時(shí)，實(shí)現(xiàn)表8.5的功能；當(dāng)

=1時(shí)，Y不受A1A0的控制，輸出為0。圖8.12數(shù)據(jù)選擇器的工作原理示意圖

【代碼8.6】4選1數(shù)據(jù)選擇器模塊。

其功能仿真結(jié)果見圖8.14。圖8.144選1數(shù)據(jù)選擇器功能仿真結(jié)果8.3.2數(shù)據(jù)分配器

數(shù)據(jù)分配器實(shí)現(xiàn)與數(shù)據(jù)選擇器相反的功能，是將某一路數(shù)據(jù)分配到不同的數(shù)據(jù)通道上，因此也稱為多路分配器。

圖8.15是一個(gè)4路數(shù)據(jù)分配器的功能示意圖。圖中，S相當(dāng)于一個(gè)由信號(hào)A1A0控制的單刀多擲輸出開關(guān)，輸入數(shù)據(jù)D在地址輸入信號(hào)A1A0的控制下，傳送到輸出Y0～Y3的不同數(shù)據(jù)通道上。

表8.6是4路數(shù)據(jù)分配器的真值表。圖8.154路數(shù)據(jù)分配器的功能示意圖

【代碼8.7】8路數(shù)據(jù)分配器模塊。

其功能仿真結(jié)果見圖8.16。圖8.168路數(shù)據(jù)分配器的功能仿真結(jié)果

8.4數(shù)?據(jù)?比?較?器

數(shù)據(jù)比較器是能夠?qū)蓚€(gè)數(shù)值數(shù)據(jù)進(jìn)行比較并給出比較結(jié)果的邏輯電路。

設(shè)數(shù)據(jù)比較器的兩個(gè)待比較的輸入分別為A、B，比較結(jié)果可能出現(xiàn)大于、等于、小于三種情況，分別用變量FA>B、FA=B，F(xiàn)A<B表示比較的結(jié)果。若A>B，則FA>B=1；若A=B，則FA=B=1；若A<B，則FA<B=1。一位數(shù)據(jù)比較器的真值表如表8.7所示。

圖8.17是數(shù)據(jù)比較器的邏輯符號(hào)。圖中，信號(hào)A、B是兩個(gè)需要比較的數(shù)據(jù)，F(xiàn)A<B、FA=B、FA>B是比較的結(jié)果，輸入信號(hào)中的A=B、A>B和A<B是在比較位數(shù)進(jìn)行擴(kuò)展時(shí)需要考慮的來自低位的比較結(jié)果。圖8.17數(shù)據(jù)比較器的邏輯符號(hào)

【代碼8.8】8位數(shù)值比較器模塊。

其功能仿真結(jié)果見圖8.18。圖8.188位數(shù)據(jù)比較器的功能仿真結(jié)果

8.5奇偶產(chǎn)生/校驗(yàn)器

1．奇偶產(chǎn)生/校驗(yàn)電路的工作原理

奇(偶)校驗(yàn)碼具有一位的檢錯(cuò)能力，其基本思想是通過在原數(shù)據(jù)信息后增加一位奇校驗(yàn)位(偶校驗(yàn)位)，形成奇(偶)校驗(yàn)碼。發(fā)送端發(fā)送奇(偶)校驗(yàn)碼，接收端對(duì)收到的奇(偶)校驗(yàn)碼中的數(shù)據(jù)位采用同樣的方法產(chǎn)生新的校驗(yàn)位，并將該校驗(yàn)位與收到的校驗(yàn)位進(jìn)行比較，若一致則數(shù)據(jù)正確，否則數(shù)據(jù)錯(cuò)誤。具有產(chǎn)生檢驗(yàn)碼和奇偶檢驗(yàn)功能的電路稱為奇偶產(chǎn)生/校驗(yàn)器。奇偶校驗(yàn)碼包含n位數(shù)據(jù)位和1位校驗(yàn)位，對(duì)于奇校驗(yàn)碼而言，其數(shù)據(jù)位加校驗(yàn)位后，“1”的總個(gè)數(shù)是奇數(shù)；對(duì)于偶校驗(yàn)碼而言，數(shù)據(jù)位加校驗(yàn)位后“1”的總個(gè)數(shù)是偶數(shù)。

下面設(shè)計(jì)一個(gè)采用偶校驗(yàn)的4位二進(jìn)制(奇)偶產(chǎn)生/校驗(yàn)器。表8.8列出了偶校驗(yàn)的真值表，由此可寫出校驗(yàn)位P的邏輯表達(dá)式：實(shí)現(xiàn)校驗(yàn)位P的電路如圖8.19所示。為了檢驗(yàn)所傳送的數(shù)據(jù)位及偶校驗(yàn)位是否正確，還應(yīng)設(shè)計(jì)偶校驗(yàn)檢測(cè)器。在接收端根據(jù)接收的數(shù)據(jù)位生成校驗(yàn)位P'?與收到的校驗(yàn)位P進(jìn)行比較就實(shí)現(xiàn)了校驗(yàn)功能，電路如圖8.20所示。其中，E是輸出的校驗(yàn)結(jié)果，若P'?=?P，則E?=?0，表示校驗(yàn)正確；若P'≠P，則E=1，表示校驗(yàn)錯(cuò)誤。圖8.19偶校驗(yàn)位產(chǎn)生電路

圖8.20偶校驗(yàn)電路圖8.21是常用奇偶產(chǎn)生/校驗(yàn)器CT74180的邏輯符號(hào)，其輸入、輸出信號(hào)的含義分別描述如下：圖8.21CT74180的邏輯符號(hào)

CT74180的邏輯功能真值表見表8.9。

2．奇偶產(chǎn)生/校驗(yàn)電路的VerilogHDL設(shè)計(jì)與仿真

代碼8.9是一個(gè)奇偶產(chǎn)生/校驗(yàn)?zāi)K的VerilogHDL程序，當(dāng)該模塊的數(shù)據(jù)位寬度參數(shù)選擇8時(shí)可以實(shí)現(xiàn)CT74180器件的功能，其數(shù)據(jù)位的寬度可以用參數(shù)n進(jìn)行設(shè)置。

【代碼8.9】奇偶校驗(yàn)/產(chǎn)生模塊。

代碼8.9的功能仿真結(jié)果見圖8.22。圖8.22奇偶產(chǎn)生/校驗(yàn)器的功能仿真結(jié)果圖8.22中的數(shù)據(jù)為二進(jìn)制顯示結(jié)果，與表8.9所示功能一致。圖中，當(dāng)even=1、odd=0時(shí)，若數(shù)據(jù)data中的1為奇數(shù)個(gè)(如圖中的data為00000001和00111011)，則校驗(yàn)位Fev=1、Fod=0；若數(shù)據(jù)dat