FPGA技術(shù)教程(通俗易懂)

FPGA技術(shù)2.CPLD/FPGA概述1.可編程邏輯器件發(fā)展歷程3.CPLD/FPGA基本原理4.FPGA設(shè)計(jì)方法5.FPGA設(shè)計(jì)流程7.PLD/FPGA發(fā)展趨勢(shì)6.VerilogHDL語(yǔ)言簡(jiǎn)介1.可編程邏輯器件的發(fā)展歷程

可編程邏輯器件(PLD)

可編程陣列邏輯(PAL）可編程邏輯陣列(PLA)

Xilinx的FPGAAltera的CPLD早期FPGAFPGA技術(shù)現(xiàn)在Xilinx：基于查找表技術(shù)，SRAM工藝，要外掛配置用的EEPROM的PLD叫FPGA(FieldProgramableGateArray）基于乘積項(xiàng)技術(shù)，F(xiàn)lash（類(lèi)似EEPROM工藝）工藝的PLD叫CPLDAltera：MAX系列（乘積項(xiàng)技術(shù)，EEPROM工藝），F(xiàn)LEX系列（查找表技術(shù)，SRAM工藝）都叫作CPLD(ComplexProgramableLogicDevice)，即復(fù)雜PLD(ComplexPLD)。FPGA技術(shù)FPGA技術(shù)2.CPLD/FPGA概述二維的邏輯塊陣列，構(gòu)成了PLD器件的邏輯組成核心。輸入／輸出塊：·連接邏輯塊的互連資源連線(xiàn)資源：由各種長(zhǎng)度的連線(xiàn)線(xiàn)段組成，其中也有一些可編程的連接開(kāi)關(guān)，它們用于邏輯塊之間、邏輯塊輸入／輸出塊之間的連接

典型的PLD框圖I/O控制模塊（block）邏輯塊連線(xiàn)資源FPGA技術(shù)規(guī)模大，能夠完成任何數(shù)字邏輯的功能，實(shí)現(xiàn)系統(tǒng)集成在投片前驗(yàn)證設(shè)計(jì)的正確性，開(kāi)發(fā)成本低修改設(shè)計(jì)而不用改動(dòng)硬件電路，開(kāi)發(fā)周期短減少PCB面積，提高系統(tǒng)可靠性FPGA技術(shù)PLD(CPLD/FPGA)的優(yōu)點(diǎn)：FPGA技術(shù)CPLD和FPGA的區(qū)別制造工藝不同實(shí)現(xiàn)功能不同F(xiàn)PGA:查找表技術(shù)，SRAM工藝CPLD：乘積項(xiàng)技術(shù)，F(xiàn)lash/EEPROM工藝FPGA:時(shí)序邏輯電路CPLD:組合邏輯電路3.CPLD/FPGA基本原理FPGA技術(shù)◆基于查找表的PLD的基本結(jié)構(gòu)及邏輯實(shí)現(xiàn)原理◆基于乘積項(xiàng)的PLD的基本結(jié)構(gòu)及邏輯實(shí)現(xiàn)原理◆基于乘積項(xiàng)的PLD的基本結(jié)構(gòu)及邏輯實(shí)現(xiàn)原理

這種FPGA的結(jié)構(gòu)可分為三塊：宏單元（Macrocell）、可編程連線(xiàn)（PIA）和I/O控制塊。宏單元是器件的基本結(jié)構(gòu)，由它來(lái)實(shí)現(xiàn)基本的邏輯功能；可編程連線(xiàn)負(fù)責(zé)信號(hào)傳遞，連接所有的宏單元；I/O控制塊負(fù)責(zé)輸入輸出的電氣特性控制，比如可以設(shè)定集電極開(kāi)路輸出，擺率控制，三態(tài)輸出等。

INPUT/GCLK1，INPUT/GCLRn，INPUT/OE1，INPUT/OE2是全局時(shí)鐘、清零和輸出使能信號(hào)，這幾個(gè)信號(hào)有專(zhuān)用連線(xiàn)與器件中每個(gè)宏單元相連，信號(hào)到每個(gè)宏單元的延時(shí)相同并且延時(shí)最短。FPGA技術(shù)宏單元具體結(jié)構(gòu)與或陣列，每一個(gè)交叉點(diǎn)都是可編程熔絲，導(dǎo)通實(shí)現(xiàn)與邏輯“或”陣列可編程D觸發(fā)器FPGA技術(shù)乘積項(xiàng)結(jié)構(gòu)的邏輯實(shí)現(xiàn)原理f=(A+B)*C*!D=A*C*!D+B*C*!Df=f1+f2=A*C*!D+B*C*!DFPGA技術(shù)查找表（Look-Up-Table）的原理和結(jié)構(gòu)查找表LUT實(shí)質(zhì)上是一個(gè)RAM，n位地址線(xiàn)可以配置為n×1的RAM。當(dāng)用戶(hù)描述了一個(gè)邏輯電路后，軟件會(huì)計(jì)算所有可能的結(jié)果，并寫(xiě)入RAM。每一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算，就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，輸出結(jié)果FPGA技術(shù)XilinxSpartan-II內(nèi)部結(jié)構(gòu)FPGA技術(shù)Altera的FLEX/ACEX等芯片的內(nèi)部結(jié)構(gòu)FPGA技術(shù)查找表結(jié)構(gòu)的邏輯實(shí)現(xiàn)原理f=(A+B)*C*!D=A*C*!D+B*C*!DFPGA技術(shù)選擇FPGA還是CPLDCPLD組合邏輯的功能很強(qiáng)，一個(gè)宏單元就可以分解十幾個(gè)甚至20－30多個(gè)組合邏輯輸入。而FPGA的一個(gè)LUT只能處理4輸入的組合邏輯，因此，CPLD適合用于設(shè)計(jì)譯碼等復(fù)雜組合邏輯。但FPGA的制造工藝確定了FPGA芯片中包含的LUT和觸發(fā)器的數(shù)量非常多，往往都是幾千上萬(wàn)，CPLD一般只能做到512個(gè)邏輯單元，而且如果用芯片價(jià)格除以邏輯單元數(shù)量，F(xiàn)PGA的平均邏輯單元成本大大低于CPLD。FPGA技術(shù)4.FPGA的設(shè)計(jì)方法FPGA的常用設(shè)計(jì)方法包括“自頂向下”和“自下而上”,目前大規(guī)模FPGA設(shè)計(jì)一般選擇“自頂向下”的設(shè)計(jì)方法。所謂“自頂向下”設(shè)計(jì)方法,簡(jiǎn)單地說(shuō),就是采用可完全獨(dú)立于芯片廠商及其產(chǎn)品結(jié)構(gòu)的描述語(yǔ)言,在功能級(jí)對(duì)設(shè)計(jì)產(chǎn)品進(jìn)行定義,并結(jié)合功能仿真技術(shù),以確保設(shè)計(jì)的正確性,在功能定義完成后,利用邏輯綜合技術(shù),把功能描述轉(zhuǎn)換成某一具體結(jié)構(gòu)芯片的網(wǎng)表文件,輸出給廠商的布局布線(xiàn)器進(jìn)行布局布線(xiàn)。布局布線(xiàn)結(jié)果還可反標(biāo)回同一仿真器,進(jìn)行包括功能和時(shí)序的后驗(yàn)證,以保證布局布線(xiàn)所帶來(lái)的門(mén)延時(shí)和線(xiàn)延時(shí)不會(huì)影響設(shè)計(jì)的性能。FPGA技術(shù)自頂向下設(shè)計(jì)方法學(xué)頂層模塊子模塊1子模塊2子模塊3葉單元葉單元葉單元葉單元葉單元葉單元FPGA技術(shù)FPGA技術(shù)RTL代碼邏輯綜合器調(diào)用模塊的黑盒子接口設(shè)置綜合目標(biāo)和約束條件EDIF網(wǎng)表（netlist）HDL網(wǎng)表（netlist）RTL代碼邏輯仿真器(modelsim)調(diào)用模塊的行為仿真模型測(cè)試數(shù)據(jù)測(cè)試程序（testbench）5.FPGA設(shè)計(jì)流程（1）設(shè)計(jì)定義（2）設(shè)計(jì)輸入布爾等式設(shè)計(jì)，原理圖設(shè)計(jì)，HDL語(yǔ)言設(shè)計(jì)（3）功能仿真RTL代碼中引用的由廠家提供的宏模塊/IP

（4）邏輯綜合（5）前仿真HDL網(wǎng)表（netlist）邏輯仿真器測(cè)試數(shù)據(jù)調(diào)用模塊的行為仿真模型測(cè)試程序（testbench）（6）布局布線(xiàn)EDIF網(wǎng)表（netlist）FPGA廠家工具調(diào)用模塊的綜合模型設(shè)置布局布線(xiàn)約束條件HDL網(wǎng)表（netlist）SDF文件（標(biāo)準(zhǔn)延時(shí)格式）下載/編程文件（7）后仿真HDL網(wǎng)表（netlist）SDF文件（標(biāo)準(zhǔn)延時(shí)格式）邏輯仿真器測(cè)試數(shù)據(jù)FPGA基本單元仿真模型測(cè)試程序（testbench）（8）靜態(tài)時(shí)序分析（9）在系統(tǒng)測(cè)試6.VerilogHDL語(yǔ)言簡(jiǎn)介能力設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。提供了編程語(yǔ)言接口，通過(guò)該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪(fǎng)問(wèn)設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。主要功能基本邏輯門(mén)，例如and、or和nand等都內(nèi)置在語(yǔ)言中開(kāi)關(guān)級(jí)基本結(jié)構(gòu)模型，例如pmos和nmos等也被內(nèi)置在語(yǔ)言中可采用三種不同方式或混合方式對(duì)設(shè)計(jì)建模兩類(lèi)數(shù)據(jù)類(lèi)型能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次能夠使用門(mén)和模塊實(shí)例化語(yǔ)句在結(jié)構(gòu)級(jí)進(jìn)行結(jié)構(gòu)描述FPGA技術(shù)VerilogHDL建模概述1.模塊

Verilog的基本描述單位，用于描述某個(gè)設(shè)計(jì)的功能或結(jié)構(gòu)及與其他模塊通信的外部端口加法器實(shí)例moduleaddr(a,b,cin,count,sum);input[2:0]a;input[2:0]b;inputcin;outputcount;output[2:0]sum;assign{count,sum}=a+b+cin;endmoduleFPGA技術(shù)模塊的結(jié)構(gòu)modulemodule_name(port1,port2,......);//Declarations:input,output,inout,reg,wire,parameter,function,task,...//Statements:InitialstatementAlwaysstatementModuleinstantiationGateinstantiationContinuousassignmentendmoduleFPGA技術(shù)模塊的端口inputregornetoutputnetnetregornetinoutnetnetFPGA技術(shù)2.時(shí)延信號(hào)在電路中傳輸會(huì)有傳播延時(shí)等，如線(xiàn)延時(shí)、器件延時(shí)。時(shí)延就是對(duì)延時(shí)特性的HDL描述。assign#2B=A`timescale1ns/100psFPGA技術(shù)建模方式結(jié)構(gòu)化描述方式數(shù)據(jù)流描述方式行為描述方式FPGA技術(shù)結(jié)構(gòu)化描述方式結(jié)構(gòu)化的建模方式就是通過(guò)對(duì)電路結(jié)構(gòu)的描述來(lái)建模，即通過(guò)對(duì)器件的調(diào)用，并使用線(xiàn)網(wǎng)來(lái)連接各器件。moduleFA_struct(A,B,Cin,Sum,Count);inputA;inputB;inputCin;outputSum;outputCount;wireS1,T1,T2,T3;

xorx1(S1,A,B);

xorx2(Sum,S1,Cin);andA1(T3,A,B);andA2(T2,B,Cin);andA3(T1,A,Cin);orO1(Cout,T1,T2,T3);endmoduleFPGA技術(shù)數(shù)據(jù)流描述方式數(shù)據(jù)流的建模方式就是通過(guò)對(duì)數(shù)據(jù)流在設(shè)計(jì)中的具體行為的描述的來(lái)建模。最基本的機(jī)制就是用連續(xù)賦值語(yǔ)句。在連續(xù)賦值語(yǔ)句中，某個(gè)值被賦給某個(gè)線(xiàn)網(wǎng)變量（信號(hào)）。`timescale1ns/100psmoduleFA_flow(A,B,Cin,Sum,Count)inputA,B,Cin;outputSum,Count;wireS1,T1,T2,T3;assign#2S1=A^B;assign#2Sum=S1^Cin;assign#2T3=A&B;assign#2T1=A&Cin;assign#2T2=B&Cin;endmoduleFPGA技術(shù)行為描述方式行為方式的建模是指采用對(duì)信號(hào)行為級(jí)的描述（不是結(jié)構(gòu)級(jí)的描述）的方法來(lái)建模。在表示方面，類(lèi)似數(shù)據(jù)流的建模方式，但一般是把用initial塊語(yǔ)句或always塊語(yǔ)句描述的歸為行為建模方式。行為建模方式通常需要借助一些行為級(jí)的運(yùn)算符如加法運(yùn)算符（+），減法運(yùn)算符（-）等。moduleFA_behav1(A,B,Cin,Sum,Cout);inputA,B,Cin;outputSum,Cout;regSum,Cout;regT1,T2,T3;always@(AorBorCin)beginSum=(A^B)^Cin;T1=A&Cin;T2=B&Cin;T3=A&B;

Cout=(T1|T2)|T3;endendmodulemoduleFA_behav2(A,B,Cin,Sum,Cout);inputA,B,Cin;outputSum,Cout;regSum,Cout;always@(AorBorCin)begin{Count，Sum}=A+B+Cin;endendmoduleFPGA技術(shù)VerilogHDL的數(shù)據(jù)類(lèi)型reg是最常用的寄存器類(lèi)型，寄存器類(lèi)型通常用于對(duì)存儲(chǔ)單元的描述，如D型觸發(fā)器、ROM等。存儲(chǔ)器類(lèi)型的信號(hào)當(dāng)在某種觸發(fā)機(jī)制下分配了一個(gè)值，在分配下一個(gè)值之時(shí)保留原值。但必須注意的是，reg類(lèi)型的變量，不一定是存儲(chǔ)單元，如在always語(yǔ)句中進(jìn)行描述的必須用reg類(lèi)型的變量。reg類(lèi)型定義語(yǔ)法如下：reg[msb:lsb]reg1,reg2,...regN;msb

和lsb

定義了范圍，并且均為常數(shù)值表達(dá)式。范圍定義是可選的；如果沒(méi)有定義范圍，缺省值為1位寄存器。例如：reg[3:0]Sat;//Sat為4位寄存器。regCnt;//1位寄存器線(xiàn)網(wǎng)寄存器線(xiàn)網(wǎng)類(lèi)型主要有wire和tri兩種。線(xiàn)網(wǎng)類(lèi)型用于對(duì)結(jié)構(gòu)化器件之間的物理連線(xiàn)的建模。如器件的管腳，內(nèi)部器件如與門(mén)的輸出等。由于線(xiàn)網(wǎng)類(lèi)型代表的是物理連接線(xiàn)，因此它不存貯邏輯值。必須由器件所驅(qū)動(dòng)。通常由assign進(jìn)行賦值FPGA技術(shù)FPGA技術(shù)阻塞賦值和非阻塞賦值阻塞賦值=

在數(shù)據(jù)流描述中用于連續(xù)賦值在行為描述中用于對(duì)組合邏輯賦值順序進(jìn)行非阻塞賦值<=

在行為描述中用于對(duì)時(shí)序邏輯賦值并行操作，只能對(duì)寄存器賦值7.PLD/FPGA發(fā)展趨勢(shì)工藝技術(shù)的進(jìn)步使FPGA性能更強(qiáng)◆更高性能

◆更低成本

采用深亞微米的半導(dǎo)體工藝后，器件在性能提高的同時(shí)，價(jià)格也在逐步降低。由于便攜式應(yīng)用產(chǎn)品的發(fā)展，對(duì)現(xiàn)場(chǎng)可編程器件的低壓、低功耗的要求日益迫切。因此，無(wú)論哪個(gè)廠家、哪種類(lèi)型的產(chǎn)品，都在瞄準(zhǔn)這個(gè)方向而努力。例如在前面所提到的Xilinx公司的SpantanTM系列的FPGA、Altera公司的APEX20KE器件、ACEX系列以及Actel公司的SX系列產(chǎn)品都是向高密度、低壓、低功耗發(fā)展的典范。不僅如此，更有新型的公司以其特色的技術(shù)加入低壓、低功耗芯片的競(jìng)爭(zhēng)。典型的如PhilipsSemiconductors推出的CoolRunner960，是一種具有960個(gè)宏單元的CPLD，無(wú)論在何種應(yīng)用中，都能提供標(biāo)準(zhǔn)的6ns傳輸延遲、工作于3v的電壓下。該器件低功耗的關(guān)鍵是采用了ZeroPower互連陣列，它用一個(gè)由外部邏輯實(shí)現(xiàn)的CMOS門(mén)，代替了其它CPLD常用的對(duì)電流敏感的運(yùn)放。這樣當(dāng)其它的相等規(guī)模的CPLD需要消耗250mA的靜電流時(shí)，CoolRunner960的耗電不到100mA。

采用90nm工藝的FPGA，在容量對(duì)等的前提下，生產(chǎn)的FPGA的硅片尺寸變得更小，使得成本大為降低FPGA技術(shù)◆IP復(fù)用◆混合FPGA

設(shè)計(jì)理念的創(chuàng)新使FPGA向SOPC方向發(fā)展為了更好的滿(mǎn)足設(shè)計(jì)人員的需要，擴(kuò)大市場(chǎng)，各大現(xiàn)場(chǎng)可編程邏輯器件的廠商都在不斷的擴(kuò)充其知識(shí)產(chǎn)權(quán)（IP）核心庫(kù)。這些核心庫(kù)都是預(yù)定義的、經(jīng)過(guò)測(cè)試和驗(yàn)證的、優(yōu)化的、可保證正確的功能。設(shè)計(jì)人員可以利用這些現(xiàn)成的IP庫(kù)資源，高效準(zhǔn)確的完成復(fù)雜片上的系統(tǒng)設(shè)計(jì)。典型的IP核庫(kù)有Xilinx公司提供的LogiCORE和AllianceCORE。半導(dǎo)體產(chǎn)品的一貫?zāi)繕?biāo)是以更小的尺寸、更低的成本和更小的功耗，獲得更高的質(zhì)量與性能。從設(shè)計(jì)角度來(lái)看，它的趨勢(shì)是以各種宏模塊的集成來(lái)代替分離的芯片，混合FPGA便是這一趨勢(shì)下的必然產(chǎn)物。所謂混合FPGA，是指將各類(lèi)數(shù)字電路單元（可編程邏輯、CPU/DSP、存儲(chǔ)器等）和模擬電路單元（模擬線(xiàn)性電路、A/D、D/A等）的FPGA。隨著IC技術(shù)的成熟與廠商間的激烈競(jìng)爭(zhēng)，混合FPGA開(kāi)始吸引IC廠商的目光，這也是由于其自身的特點(diǎn)造成的。由于混合FPGA不必驅(qū)動(dòng)芯片外的數(shù)字負(fù)載，因而可以滿(mǎn)足產(chǎn)品對(duì)低功耗、高性能的要求。此外，采用混合FPGA可減少所占用的印制電路板（PCB）實(shí)際面積，從而大大地降低成本。因此，混合FPGA能以更小的尺寸、更低的成本和更小的功耗，獲得更高的質(zhì)量與性能，以強(qiáng)大的市場(chǎng)競(jìng)爭(zhēng)力受到整機(jī)廠商的歡迎。FPGA技術(shù)總結(jié)與結(jié)論

綜上所述，我們可以看到在新世紀(jì)，以FPGA為代表的數(shù)字系統(tǒng)現(xiàn)場(chǎng)集成技術(shù)正朝著以下幾個(gè)方向發(fā)展。

1、