電工電子技術(shù)基礎(chǔ)課件：觸發(fā)器與時(shí)序邏輯電路

電工電子技術(shù)基礎(chǔ)

觸發(fā)器和時(shí)序邏輯電路

教學(xué)目標(biāo)觸發(fā)器和時(shí)序邏輯電路電工電子技術(shù)基礎(chǔ)1.了解時(shí)序邏輯電路特點(diǎn)，掌握時(shí)序邏輯電路組成及記憶功能。2.掌握雙穩(wěn)態(tài)觸發(fā)器：RS觸發(fā)器、可控RS觸發(fā)器、JK觸發(fā)器和D觸發(fā)器邏輯功能。3.了解數(shù)碼寄存器和移位寄存器結(jié)構(gòu)和工作原理。4.了解同步和異步計(jì)數(shù)器內(nèi)部結(jié)構(gòu)和工作原理。第一節(jié)雙穩(wěn)態(tài)觸發(fā)器本章目錄第二節(jié)寄存器第三節(jié)計(jì)數(shù)器電工電子技術(shù)基礎(chǔ)觸發(fā)器和時(shí)序邏輯電路下一頁上一頁節(jié)首頁

電工電子技術(shù)基礎(chǔ)下一頁上一頁章目錄非學(xué)無以廣才，非志無以成學(xué)?！T葛亮觸發(fā)器和時(shí)序邏輯電路思政引例

思政引例電工電子技術(shù)基礎(chǔ)下一頁上一頁章目錄

觸發(fā)器（Flip-Flop，F(xiàn)F）具有記憶功能的時(shí)序邏輯組件，記錄二進(jìn)制數(shù)字“0”和“1”。觸發(fā)器由邏輯門電路組合而成，電路在任一時(shí)刻輸出信號不僅取決于該時(shí)刻電路輸入信號，而且還決定于電路原來狀態(tài)。時(shí)序邏輯電路具有記憶功能。計(jì)數(shù)器、寄存器電路。RS觸發(fā)器、K觸發(fā)器和D觸發(fā)器邏輯符號和邏輯功能，弄清觸發(fā)器翻轉(zhuǎn)條件。了解數(shù)碼寄存器和移位寄存器及二進(jìn)制計(jì)數(shù)器和二一十進(jìn)制計(jì)數(shù)器的工作原理。觸發(fā)器和時(shí)序邏輯電路第11章觸發(fā)器和時(shí)序邏輯電路數(shù)字電路按照功能的不同分為兩類：組合邏輯電路；時(shí)序邏輯電路。時(shí)序邏輯電路的特點(diǎn)：它的輸出狀態(tài)不僅決定于當(dāng)時(shí)的輸入狀態(tài)，而且還與電路的原來狀態(tài)有關(guān)，也就是時(shí)序邏輯電路具有記憶功能。組合邏輯電路的特點(diǎn)：只由邏輯門電路組成，它的輸出變量狀態(tài)完全由當(dāng)時(shí)的輸入變量的組合狀態(tài)來決定，而與電路的原來狀態(tài)無關(guān)，它不具有記憶功能。觸發(fā)器是時(shí)序邏輯電路的基本單元。電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路觸發(fā)器和時(shí)序邏輯電路數(shù)字電路組合邏輯電路時(shí)序邏輯電路基本單元特點(diǎn)邏輯門電路觸發(fā)器無記憶功能有記憶功能邏輯功能觸發(fā)方式邊沿觸發(fā)雙穩(wěn)態(tài)觸發(fā)器單穩(wěn)態(tài)觸發(fā)器無穩(wěn)態(tài)觸發(fā)器RS觸發(fā)器JK觸發(fā)器D觸發(fā)器T觸發(fā)器電平觸發(fā)主從觸發(fā)電路結(jié)構(gòu)四門鐘控型維持阻塞型主從型工作狀態(tài)下一頁上一頁章目錄電工電子技術(shù)基礎(chǔ)11.1雙穩(wěn)態(tài)觸發(fā)器兩個(gè)穩(wěn)定的工作狀態(tài)（1態(tài)和0態(tài)分類:a.按邏輯功能b.按其結(jié)構(gòu)RS

觸發(fā)器、JK

觸發(fā)器、D觸發(fā)器主從型觸發(fā)器、維持阻塞型觸發(fā)器特點(diǎn)：具有記憶功能電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器一、基本RS

觸發(fā)器Q&&邏輯圖G1G2SRQ圖形符號

基本RS觸發(fā)器由兩個(gè)與非門交叉連接而成，具有記憶功能。

它有兩個(gè)輸出端Q

和，兩者邏輯狀態(tài)相反。兩個(gè)穩(wěn)定狀態(tài)：Q=0，Q=1，稱為復(fù)位狀態(tài)(0態(tài))；Q=1，Q=0，稱為置位狀態(tài)(1態(tài))。電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器有兩個(gè)直接輸入端RDSD平時(shí)固定接高電位，處于1態(tài)。

加負(fù)脈沖后，觸發(fā)器發(fā)生翻轉(zhuǎn)。SD直接置位端(也稱置

1

端)RD直接復(fù)位端(也稱置

0

端)加觸發(fā)負(fù)脈沖時(shí)Q

端的波形圖為了分析方便，設(shè)：Qn

為原來的狀態(tài)，稱為原態(tài)；Qn+1

為加觸發(fā)信號后的狀態(tài)，稱為新態(tài)或次態(tài)。Q&&邏輯圖G1G2電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器Q&&邏輯圖G1G2由邏輯圖可求出基本RS

觸發(fā)器的邏輯式簡記分四種情況分析功能電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器當(dāng)端加負(fù)脈沖時(shí)，不論觸發(fā)器的初始狀態(tài)是1態(tài)，還是0態(tài)，均有即將觸發(fā)器置

0

或保持

0

態(tài)。當(dāng)負(fù)脈沖除去后觸發(fā)器的狀態(tài)保持不變，實(shí)現(xiàn)記憶功能。即置0端有信號狀態(tài)轉(zhuǎn)換過程圖解Q&&邏輯圖G1G2電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器即置1

端有信號即將觸發(fā)器置

1或保持

1態(tài)。當(dāng)負(fù)脈沖除去后觸發(fā)器的狀態(tài)保持不變，實(shí)現(xiàn)記憶功能。當(dāng)端加負(fù)脈沖時(shí)，不論觸發(fā)器的初始狀態(tài)是1

態(tài)，還是0態(tài)，均有狀態(tài)轉(zhuǎn)換過程圖解G1G2Q&&邏輯圖電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器這種情況，即將觸發(fā)器保持原狀態(tài)不變。

這種輸入狀態(tài)下，當(dāng)負(fù)脈沖除去后，將由各種偶然因素決定觸發(fā)器最終狀態(tài)，因而禁止出現(xiàn)。基本RS

觸發(fā)器狀態(tài)表

Q0

1

01

0

11

1

不變0

0

禁用電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器邏輯功能

功能00不定

不允許010置0101置111保持

記憶RDSDQ邏輯符號復(fù)0端置1端當(dāng)基本RS觸發(fā)器由或非門組成時(shí)低電平觸發(fā)QSQR高電平觸發(fā)下一頁上一頁節(jié)首頁章目錄電工電子技術(shù)基礎(chǔ)觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器二、可控RS

觸發(fā)器SRQ圖形符號S1SR1RC1CP(1)時(shí)鐘脈沖

CP是一種控制命令，通過導(dǎo)引電路實(shí)現(xiàn)對輸入端R和S的控制，即當(dāng)CP=0時(shí)，不論R和S端的電平如何變化，G3

門和G4門的輸出均為1，基本觸發(fā)器保持原狀態(tài)不變。增加G3

和G4

組成的導(dǎo)引電路

S

是置1

信號輸入端，高電平有效R

是置0

信號輸入端，高電平有效增加時(shí)鐘脈沖輸入端CP&&Q&&RSCP邏輯電路G1G2G4G3電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器

只有當(dāng)時(shí)鐘脈沖來到后，即CP=1

時(shí)，觸發(fā)器才按R

、S

端的輸入狀態(tài)來決定其輸出狀態(tài)。

和是直接置0和直接置1端，就是不經(jīng)過時(shí)鐘脈沖的控制可以對基本觸發(fā)器置0或置1，一般用于強(qiáng)迫置位。在工作過程中它們處于

1態(tài)?？煽豏S觸發(fā)器邏輯式&&Q&&RSCP邏輯電路G1G2G3G4電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器四種情況分析CP=1時(shí)觸發(fā)器狀態(tài)轉(zhuǎn)換和邏輯功能可控RS

觸發(fā)器邏輯狀態(tài)表

Qn+100Qn01110011

不定RS

可見當(dāng)輸入信號R

和S的狀態(tài)相反時(shí)，時(shí)鐘脈沖來到后，輸出Q

端的狀態(tài)總是與S

端相同。&&Q&&RSCP邏輯電路G1G2G3G4電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器可控RS

觸發(fā)器波形圖(初態(tài)Q=0)CPRSQ不定

因?yàn)镽S觸發(fā)器輸入信號組合存在著禁用組合，所以為了克服這種現(xiàn)象引出JK觸發(fā)器、D觸發(fā)器。電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器邏輯功能功能00記憶011置1100置011不定不允許邏輯符號RSQN+1QN復(fù)0端置1端時(shí)鐘信號直接置位端直接復(fù)位端空翻現(xiàn)象在一個(gè)CP脈沖的高電平期間，若輸入信號發(fā)生變化，則觸發(fā)器的狀態(tài)會發(fā)生兩次或多次變化，造成觸發(fā)器動作混亂。下一頁上一頁節(jié)首頁章目錄電工電子技術(shù)基礎(chǔ)觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器已知高電平觸發(fā)R-S觸發(fā)器CP、R、S波形，且觸發(fā)器原為0態(tài)，畫出R-S觸發(fā)器的輸出波形。RSCP4321Q[例題]下一頁上一頁節(jié)首頁章目錄電工電子技術(shù)基礎(chǔ)觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器三、JK觸發(fā)器非門作用是使兩個(gè)觸發(fā)器時(shí)鐘脈沖信號反相。它由兩個(gè)可控RS

觸發(fā)器串聯(lián)組成。J

和

K是信號輸入端，它們分別與和Q

構(gòu)成與邏輯關(guān)系，成為主觸發(fā)器的S

端和R

端，即SRQ圖形符號J1JK1KC1CPQ＇JKCPQSRCP主觸發(fā)器從觸發(fā)器1SR邏輯電路電工電子技術(shù)基礎(chǔ)觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器邏輯功能分析(1)

J=1，K=1設(shè)觸發(fā)器的初始狀態(tài)為0。這時(shí)主觸發(fā)器的

當(dāng)時(shí)鐘脈沖來到后(CP=1)，

Q

端由0

1，使從觸發(fā)器的S=1，R=0，當(dāng)CP從1

下跳為0

時(shí)，非門輸出為1，從觸發(fā)器也翻轉(zhuǎn)為1

態(tài)，從觸發(fā)器與主觸發(fā)器的狀態(tài)是一致的。反之，設(shè)觸發(fā)器初始狀態(tài)為1，主、從觸發(fā)器都翻轉(zhuǎn)為0。

Q＇JKCPQSRCP主觸發(fā)器從觸發(fā)器1SR邏輯電路電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器JK觸發(fā)器計(jì)數(shù)波形圖CPQ

JK觸發(fā)器在

J

=

1，K

=

1的情況下，來一個(gè)時(shí)鐘脈沖，它就翻轉(zhuǎn)一次，即

Qn+1=

，此時(shí)觸發(fā)器具有計(jì)數(shù)功能。

Qn電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器Q＇JKCPQSRCP主觸發(fā)器從觸發(fā)器1SR邏輯電路

設(shè)觸發(fā)器的初始狀態(tài)為

0。當(dāng)CP

=

1

時(shí)，由于主觸發(fā)器的S=0，R=0，Q

端的狀態(tài)仍為

0，保持不變。當(dāng)CP下跳時(shí)，由于從觸發(fā)器的S=0，R=0，也保持

0

態(tài)不變。

(2)J=0，K=0如果初始狀態(tài)為1，一個(gè)時(shí)鐘脈沖來到后，將保持1

態(tài)不變。電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器Q＇JKCPQSRCP主觸發(fā)器從觸發(fā)器1SR邏輯電路(3)J=1，K=0不管觸發(fā)器原來處于什么狀態(tài)，一個(gè)時(shí)鐘脈沖來到后，輸出一定是1

態(tài)。(4)J=0，K=1

不管觸發(fā)器原來處于什么狀態(tài)，一個(gè)時(shí)鐘脈沖來到后，輸出一定是

0

態(tài)。

電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器主從型觸發(fā)器具有在CP從1

下跳為0

時(shí)翻轉(zhuǎn)的特點(diǎn)，也就是具有在時(shí)鐘脈沖下降沿觸發(fā)特點(diǎn)。主從型JK

觸發(fā)器的邏輯狀態(tài)表

Qn+10

0

Qn0

1

01

0

11

1JKQnJK觸發(fā)器波形圖電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器JK觸發(fā)器的邏輯符號和輸入信號波形如圖所示。設(shè)：觸發(fā)器的初始狀態(tài)為0態(tài)，試畫出輸出端Q的波形。CPJKQ

先確定觸發(fā)時(shí)刻，再根據(jù)觸發(fā)時(shí)刻前瞬間的JK狀態(tài)和觸發(fā)器的現(xiàn)態(tài)，確定觸發(fā)后次態(tài)。第10章觸發(fā)器及時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器[例題]解題關(guān)鍵：下一頁上一頁節(jié)首頁章目錄電工電子技術(shù)基礎(chǔ)四、D觸發(fā)器

總之，輸出端

Q的狀態(tài)和該脈沖來到之前輸入端

D的狀態(tài)一致。即SRQJ1JK1KC1CP1D邏輯圖將

JK

觸發(fā)器轉(zhuǎn)換為D觸發(fā)器當(dāng)D=1，即J=1，K=0

時(shí)，在CP的下降沿觸發(fā)器翻轉(zhuǎn)為(或保持)1態(tài)；

當(dāng)D=0，即J=0，K=1

時(shí)，在CP的下降沿觸發(fā)器翻轉(zhuǎn)為(或保持)0

態(tài)。——數(shù)據(jù)觸發(fā)器電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器邏輯符號SRQD1DC1CPD觸發(fā)器邏輯狀態(tài)表DnQn+10011D觸發(fā)器主要是維持阻塞型，是在時(shí)鐘脈沖上升沿觸發(fā)翻轉(zhuǎn)上升沿D觸發(fā)器邏輯符號SRQD1DC1CPD觸發(fā)器上升沿波形圖電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器Q1DC1CPD

觸發(fā)器轉(zhuǎn)換為T

觸發(fā)器將D

觸發(fā)器轉(zhuǎn)換為T

觸發(fā)器它的邏輯功能是每來一個(gè)時(shí)鐘脈沖，翻轉(zhuǎn)一次，即，具有計(jì)數(shù)功能。電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器四、D觸發(fā)器1.邏輯電路QJQCPKC2.邏輯功能功能00復(fù)位11置1DQN+13.邏輯符號QQDCSDRD主從D觸發(fā)器QQDCSDRD維持阻塞型D觸發(fā)器(CP下降沿觸發(fā)）(CP上升沿觸發(fā)）1D下一頁上一頁節(jié)首頁章目錄電工電子技術(shù)基礎(chǔ)觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器五、T觸發(fā)器1.邏輯電路QJQCPKC2.邏輯功能功能0記憶

1

計(jì)數(shù)TQN+13.邏輯符號QQTCSDRDQQTCSDRD(CP下降沿觸發(fā)）(CP上升沿觸發(fā)）QNQNT下一頁上一頁節(jié)首頁章目錄電工電子技術(shù)基礎(chǔ)觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器D觸發(fā)器的邏輯符號和輸入信號波形如圖所示。設(shè)：觸發(fā)器的初始狀態(tài)為0態(tài)，試畫出輸出端Q的波形。CPDQ思考如果考慮RDSD和，該如何分析？[例題]下一頁上一頁節(jié)首頁章目錄電工電子技術(shù)基礎(chǔ)觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器[例題]

分析下圖電路的邏輯功能。QQDCCPCPQ設(shè)觸發(fā)器初始狀態(tài)為0態(tài)。Q計(jì)數(shù)（每來一個(gè)CP脈沖，觸發(fā)器狀態(tài)翻轉(zhuǎn)一次）觸發(fā)器電路功能：下一頁上一頁節(jié)首頁章目錄電工電子技術(shù)基礎(chǔ)觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——雙穩(wěn)態(tài)觸發(fā)器觸發(fā)器和時(shí)序邏輯電路——寄存器11.2寄存器

寄存器用來暫時(shí)存放參與運(yùn)算數(shù)據(jù)和結(jié)果,一位觸發(fā)器可寄存一位二進(jìn)制數(shù)。寄存器分類

數(shù)碼存入或取出方式串行方式并行方式數(shù)碼寄存器移位寄存器一個(gè)脈沖控制下，各位數(shù)碼同時(shí)存入或取出寄存器一個(gè)脈沖控制下，只存入或取出一位數(shù)碼具有存、取數(shù)碼和清零功能不僅能存放數(shù)碼，還具有運(yùn)算功能存N位數(shù)，用N個(gè)觸發(fā)器下一頁上一頁章目錄電工電子技術(shù)基礎(chǔ)一、數(shù)碼寄存器1.電路結(jié)構(gòu)清零指令存數(shù)指令取數(shù)指令輸入信號輸出信號下一頁上一頁節(jié)首頁章目錄電工電子技術(shù)基礎(chǔ)觸發(fā)器和時(shí)序邏輯電路——寄存器2.工作原理110100011100000100101101取數(shù)清零存數(shù)下一頁上一頁節(jié)首頁章目錄電工電子技術(shù)基礎(chǔ)觸發(fā)器和時(shí)序邏輯電路——寄存器二、移位寄存器1.電路結(jié)構(gòu)移位——移位寄存器分為：4位右移寄存器清0移位脈沖CPRD數(shù)碼輸入串行輸出并行輸出左移寄存器右移寄存器雙向移位寄存器指寄存器中的數(shù)碼在移位脈沖控制下依次移動位置。下一頁上一頁節(jié)首頁章目錄電工電子技術(shù)基礎(chǔ)觸發(fā)器和時(shí)序邏輯電路——寄存器2.工作原理CPRD輸入數(shù)碼1234注意：存放數(shù)碼時(shí)，按從高到底的順序。0100010001100011010110Q0Q1Q2Q3CP移位過程清01011000右移1位1100右移2位0110右移3位右移4位1011要串行輸出1101，還必須再輸入4各移位脈沖，才能從Q3端逐位輸出。

可從觸發(fā)器四端并行輸出11010000下一頁上一頁節(jié)首頁章目錄電工電子技術(shù)基礎(chǔ)觸發(fā)器和時(shí)序邏輯電路——寄存器集成移位寄存器：74LS194(4位雙向)、74LS198(8位雙向)174LS194CR2345678161514131211109CR復(fù)位端右移數(shù)據(jù)輸入端左移數(shù)據(jù)輸入端工作方式選擇端保持左移右移并行置數(shù)復(fù)位工作方式輸入輸出下一頁上一頁節(jié)首頁章目錄電工電子技術(shù)基礎(chǔ)觸發(fā)器和時(shí)序邏輯電路——寄存器觸發(fā)器和時(shí)序邏輯電路——計(jì)數(shù)器11.3計(jì)數(shù)器

計(jì)數(shù)器同步計(jì)數(shù)器異步計(jì)數(shù)器加法/減法/可逆加法/減法計(jì)數(shù)器：隨cp的輸入，電路遞增/遞減計(jì)數(shù)可逆計(jì)數(shù)器：隨cp的輸入，電路可增可減計(jì)數(shù)二進(jìn)制十進(jìn)制任意進(jìn)制二進(jìn)制十進(jìn)制任意進(jìn)制下一頁上一頁章目錄電工電子技術(shù)基礎(chǔ)二進(jìn)制計(jì)數(shù)器4位二進(jìn)制加法計(jì)數(shù)器狀態(tài)表計(jì)數(shù)脈沖數(shù)二進(jìn)制數(shù)十進(jìn)制數(shù)Q3Q2Q1Q0012345678

0

0

0

0

0

0

0

1

0

0

1

0

0

0

1

1

0

1

0

0

0

1

0

1

0

1

1

0

0

1

1

1

1

0

0

0012345678計(jì)數(shù)脈沖數(shù)二進(jìn)制數(shù)十進(jìn)制數(shù)Q3Q2Q1Q09101112131415

1

0

0

1

1

0

1

0

1

0

1

1

1

1

0

0

1

1

0

1

1

1

1

0

1

1

1

1

910111213141516

0

0

0

0

0電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——計(jì)數(shù)器一、異步二進(jìn)制加法計(jì)數(shù)器二進(jìn)制加法計(jì)數(shù)器狀態(tài)表：

每來一個(gè)時(shí)鐘脈沖，最低位觸發(fā)器翻轉(zhuǎn)一次；高位觸發(fā)器在相鄰低位觸發(fā)器從1變?yōu)?進(jìn)位時(shí)翻轉(zhuǎn)?？捎?個(gè)主從型

JK

觸發(fā)器來組成異步4位二進(jìn)制加法計(jì)數(shù)器。由于計(jì)數(shù)脈沖不是同時(shí)加到各觸發(fā)器，它們狀態(tài)變換有先有后，因而是異步計(jì)數(shù)器。Q3Q2Q0Q1QJKFF3QJKFF2CPCPQJKFF1CPQJKFF0清零CP計(jì)數(shù)脈沖電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——計(jì)數(shù)器二進(jìn)制加法計(jì)數(shù)器工作波形圖(以3位為例)Q0Q1Q2CP12345678Q3Q2Q0Q1QJKFF3QJKFF2CPCPQJKFF1CPQJKFF0清零CP計(jì)數(shù)脈沖電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——計(jì)數(shù)器

計(jì)數(shù)脈沖數(shù)

二進(jìn)制數(shù)Q3

Q2

Q1

Q0012345678

0

0

0

0

0

0

0

1

0

0

1

0

0

0

1

1

0

1

0

0

0

1

0

1

0

1

1

0

0

1

1

1

1

0

0

0

計(jì)數(shù)脈沖數(shù)

二進(jìn)制數(shù)Q3

Q2

Q1

Q091011121314151

0

0

1

1

0

1

01

0

1

111

0

01

1

0

11

1

1

01

1

1

116

0

0

0

0

二、同步二進(jìn)制加法計(jì)數(shù)器電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——計(jì)數(shù)器如果計(jì)數(shù)器仍由四個(gè)主從型JK觸發(fā)器組成，由二進(jìn)制加法計(jì)數(shù)器的狀態(tài)表可得出各位觸發(fā)器J、K端的邏輯關(guān)系式：第一位觸發(fā)器

FF0，每來一個(gè)時(shí)鐘脈沖就翻轉(zhuǎn)一次，故J0

=

K0

=

1；第二位觸發(fā)器

FF1，在

Q0

=

1

時(shí)再來一個(gè)時(shí)鐘脈沖才翻轉(zhuǎn)，故J1

=

K1

=Q0；第三位觸發(fā)器

FF2，在

Q1

=Q0=1

時(shí)再來一個(gè)時(shí)鐘脈沖才翻轉(zhuǎn)，故J2

=

K2

=Q1

Q0；第四位觸發(fā)器

FF3，在

Q2=Q1

=Q0=1

時(shí)再來一個(gè)時(shí)鐘脈沖才翻轉(zhuǎn)，故J3

=

K3

=Q2

Q1

Q0。得出同步二進(jìn)制加法計(jì)數(shù)器邏輯圖。電工電子技術(shù)基礎(chǔ)下一頁上一頁節(jié)首頁觸發(fā)器和時(shí)序邏輯電路——計(jì)數(shù)器由主從型JK觸發(fā)器組成同步4位二進(jìn)制加法計(jì)數(shù)器QQQQQ3