集成電路原理學(xué)習(xí)通超星期末考試答案章節(jié)答案2024年

集成電路原理學(xué)習(xí)通超星期末考試章節(jié)答案2024年/star3/origin/7f720b5e1786a0b91d3dd8d8e14230cc.jpg

答案:減小寄生PNP管的影響;減小集電極串聯(lián)電阻因?yàn)橛行щ娮舆w移率大約是有效空穴遷移率的2倍,為保證導(dǎo)電因子相等,進(jìn)而保證有對(duì)稱(chēng)的電流特性、跨導(dǎo)等,往往在設(shè)計(jì)輸出級(jí)反相器電路時(shí),要求PMOS管的(W/L)P是NMOS管的寬長(zhǎng)比(W/L)N的()倍。

答案:2如圖所示的BiCMOS工藝,三種工藝中NPN管的電流放大系數(shù)比較小的是()。

答案:以p阱CMOS為基礎(chǔ)BiCMOS工藝如圖所示的BiCMOS工藝,三種工藝中使CMOS器件的抗閂鎖性能大大提高的是()。

答案:在N阱里加隱埋層的BiCMOS工藝如圖所示的BiCMOS工藝,三種工藝中NPN管的C極接固定電位的是()。

答案:以p阱CMOS為基礎(chǔ)BiCMOS工藝有效提高M(jìn)OS器件的最高工作頻率的措施是()。

答案:減小溝道長(zhǎng)度下列哪種有源寄生效應(yīng)是CMOS集成電路所特有的()。

答案:寄生閂鎖效應(yīng)對(duì)器件而言,襯底偏置電壓的存在,即VBS(Bulk-Source)≠0的情況,將使MOS晶體管的閾值電壓發(fā)生改變。下列電路中存在襯底偏置效應(yīng)的是()。

答案:CMOS傳輸門(mén)下列邏輯電路屬于無(wú)比電路結(jié)構(gòu)的是()。

答案:CMOS邏輯MOS器件的最高工作頻率與哪些因素有關(guān)。

答案:遷移率成正比;溝道長(zhǎng)度的平方成反比;過(guò)驅(qū)動(dòng)電壓成正比硅柵N阱CMOS工藝的光刻步驟依次是（）光刻→光刻有源區(qū)→光刻（）→N+區(qū)光刻→P+區(qū)光刻→光刻接觸孔→光刻鋁線。

答案:N阱、多晶硅三態(tài)門(mén)的輸出狀態(tài)包括哪些?

答案:0、1和高阻不同晶向的硅片，它的化學(xué)、電學(xué)、和機(jī)械性質(zhì)都不同，這會(huì)影響最終的器件性能，例如遷移率，界面態(tài)等特性。雙極型集成電路通常采（）的晶圓。

答案:<111>晶向按照電路規(guī)模分類(lèi)，半導(dǎo)體集成電路主要分為哪幾種？

答案:SSI、MSI、LSI、VLSI、ULSI、GSI、/star3/origin/fa49468a2092fba0dbb6666c8a533402.png

答案:局部氧化按照設(shè)計(jì)方法分類(lèi)，集成電路主要分為哪幾種？

答案:全定制集成電路、半定制集成電路、可編程集成電路干法刻蝕采用物理和化學(xué)相結(jié)合的工藝，實(shí)現(xiàn)（）刻蝕。

答案:各向異性不同晶向的硅片，它的化學(xué)、電學(xué)、和機(jī)械性質(zhì)都不同，這會(huì)影響最終的器件性能，例如遷移率，界面態(tài)等特性。MOS集成電路通常采（）的晶圓。

答案:<100>晶向按照電路功能或信號(hào)類(lèi)型分類(lèi)，半導(dǎo)體集成電路主要分為哪幾種？

答案:數(shù)字集成電路、模擬集成電路、數(shù)模混合集成電路PN結(jié)隔離雙極型工藝的光刻步驟依次是（）光刻→（）光刻→P型基區(qū)擴(kuò)散孔光刻→N+發(fā)射區(qū)擴(kuò)散孔光刻→引線孔光刻→反刻鋁。

答案:N+隱埋層擴(kuò)散、P隔離擴(kuò)散孔下列哪個(gè)因素增加會(huì)導(dǎo)致增強(qiáng)型NMOS晶體管的閾值電壓VT增加？

答案:柵氧化層中的負(fù)電荷/star3/origin/3a5542755ca8b3c1569ee508062b4a81.png

答案:0、1和高阻按照器件類(lèi)型分類(lèi)，半導(dǎo)體集成電路主要分為哪幾種？

答案:BJT型、MOS型、BiCMOS型當(dāng)柵氧化層厚度tOX增加時(shí)，增強(qiáng)型NMOS晶體管的閾值電壓VT會(huì)如何變化？

答案:增加按照導(dǎo)電載流子類(lèi)型分類(lèi)，半導(dǎo)體集成電路主要分為哪幾種？

答案:BJT型、MOS型、BiCMOS型曝光后顯影時(shí)沒(méi)有感光的膠層溶解了,感光的膠層不溶解留下了,這種膠稱(chēng)為()。

答案:負(fù)膠當(dāng)柵氧化層中的電荷Qss為負(fù)電荷時(shí)，增強(qiáng)型NMOS晶體管的閾值電壓VT會(huì)如何變化？

答案:增加濕法刻蝕采用化學(xué)腐蝕的工藝，是（）刻蝕。

答案:各向同性/star3/origin/d638192b1eedf3c3fb892fa218ed62e1.png

答案:三態(tài)門(mén)下列邏輯電路屬于無(wú)比電路結(jié)構(gòu)的是(

)。

答案:CMOS邏輯集成度的提高可以降低電子設(shè)備的成本，從而提升其性能/價(jià)格比。

答案:對(duì)功耗和散熱成為限制芯片性能的瓶頸，限制了NMOS工藝技術(shù)在超大規(guī)模集成電路的應(yīng)用。

答案:對(duì)對(duì)器件而言，襯底偏置電壓的存在，即VBS(Bulk-Source)≠0的情況，將使增強(qiáng)型NMOS晶體管的閾值電壓的數(shù)值增加。

答案:對(duì)集成度提高只能通過(guò)縮小器件特征尺寸實(shí)現(xiàn)的。

答案:錯(cuò)對(duì)器件而言，襯底偏置電壓的存在，即VBS(Bulk-Source)≠0的情況，將引起MOS晶體管閾值電壓的變化。其中，CMOS反相器不存在襯底偏置效應(yīng)的影響，CMOS傳輸門(mén)存在襯底偏置效應(yīng)效應(yīng)的影響。

答案:對(duì)/star3/origin/2d0ee21e3a8680323cddc0c46256990e.jpg

答案:對(duì)改進(jìn)電路及結(jié)構(gòu)設(shè)計(jì)對(duì)提高集成度是沒(méi)有貢獻(xiàn)的。

答案:錯(cuò)集成電路中特征尺寸通常指的是器件中最細(xì)線條的寬度，它反映了集成電路版圖圖形的精細(xì)程度。對(duì)于MOS器件，特征尺寸常指柵極所決定的溝道幾何長(zhǎng)度。

答案:對(duì)為了提高集成度，必須增大芯片面積。

答案:錯(cuò)多晶硅柵工藝技術(shù)具有與硅工藝兼容和耐高溫退火的優(yōu)點(diǎn)，解決了鋁柵工藝中源漏有源區(qū)與柵套刻不齊的問(wèn)題。

答案:對(duì)對(duì)器件而言，襯底偏置電壓的存在，即VBS(Bulk-Source)≠0的情況，將使耗盡型NMOS晶體管的閾值電壓的數(shù)值增加。

答案:錯(cuò)為了提高集成度，可適當(dāng)增大芯片面積。然而，芯片面積的增大導(dǎo)致每個(gè)圓片內(nèi)包含的芯片數(shù)減少，從而使生產(chǎn)效率降低，成本高。采用更大直徑的晶片可解決這一問(wèn)題。

答案:對(duì)減小特征尺寸意味著可以在單位面積內(nèi)集成更多的電子元器件和電路功能，從而提高了集成度。隨著特征尺寸的減小，器件的性能和可靠性也會(huì)得到提高，同時(shí)功耗降低、體積和重量減小，進(jìn)一步推動(dòng)了集成電路技術(shù)的發(fā)展。

答案:對(duì)在制造鋁柵PMOS的過(guò)程中，由于鋁柵不能承受高溫退火工藝，因此源漏有源區(qū)與制造鋁柵需要兩次光刻步驟，這導(dǎo)致了套刻不齊的問(wèn)題。為了解決這個(gè)問(wèn)題，采用了鋁柵重疊設(shè)計(jì)，但這又導(dǎo)致了鋁柵與源漏有源區(qū)產(chǎn)生重疊，進(jìn)而導(dǎo)致柵極寄生電容Cgs和Cgd增大，增加了器件的尺寸，降低了集成度。

答案:對(duì)光刻技術(shù)是集成電路制造過(guò)程中至關(guān)重要的一環(huán)。它通過(guò)精確控制曝光和顯影過(guò)程，將芯片設(shè)計(jì)圖形轉(zhuǎn)移到硅片或其他基板上，從而實(shí)現(xiàn)電路結(jié)構(gòu)的精細(xì)刻畫(huà)。隨著特征尺寸的不斷減小，光刻技術(shù)的改進(jìn)對(duì)于提高集成度和器件性能起到了關(guān)鍵作用。

答案:對(duì)/star3/origin/df1ece5244b3d10b1cdf54f3eb0cf434.png

答案:對(duì)在集成電路制造過(guò)程中，圓片內(nèi)包含的芯片數(shù)、生產(chǎn)效率、封裝技術(shù)、平均芯片面積都與晶片直徑有直接關(guān)系。

答案:錯(cuò)隨著集成度的提高，電子設(shè)備的功耗降低、體積減小和重量減輕。

答案:對(duì)隨著集成度的提高，IC及其電子設(shè)備的功能增強(qiáng)、速度提高和可靠性增加。

答案:對(duì)集成電路是將多個(gè)電子元器件集成在一個(gè)芯片上，組成一個(gè)完整的電路系統(tǒng)。這些元器件包括晶體管、電容、電阻、電感和二極管等，它們被集成在一個(gè)芯片上，以實(shí)現(xiàn)特定的電路功能。

答案:對(duì)微電子學(xué)是一門(mén)學(xué)科，一門(mén)研究集成電路設(shè)計(jì)的全過(guò)程的學(xué)科。

答案:對(duì)增大晶片直徑可以提高生產(chǎn)效率，但不會(huì)影響大芯片封裝技術(shù)和成品率。

答案:錯(cuò)多級(jí)門(mén)陣列（MGA）輸入輸出規(guī)則：原始輸入只能從“與平面”進(jìn)入，輸出信號(hào)只能由“或平面”輸出。

答案:對(duì)可編程邏輯陣列PLA是典型的晶體管規(guī)則陣列結(jié)構(gòu)，它采用兩級(jí)ROM形式構(gòu)造電路，其兩級(jí)ROM陣列分別為“與平面”和“或平面”，這是源于大多數(shù)邏輯表達(dá)式采用“與-或”結(jié)構(gòu)。

答案:對(duì)標(biāo)準(zhǔn)單元庫(kù)內(nèi)的所有單元可以對(duì)應(yīng)多條工藝線，針對(duì)不同的工藝線可以交叉使用，為VLSI設(shè)計(jì)提供的方便。

答案:錯(cuò)用晶體管規(guī)則陣列設(shè)計(jì)VLSI，采用源漏圖形編程結(jié)構(gòu)對(duì)于不同的邏輯要改變的分版圖有哪些。

答案:有源區(qū)、n+摻雜、引線孔門(mén)陣列是一種（）結(jié)構(gòu)，采用行式結(jié)構(gòu)，在單元行內(nèi)規(guī)則的排列著以標(biāo)準(zhǔn)門(mén)定義的門(mén)單元。

答案:規(guī)則化的版圖硅柵NMOS與非結(jié)構(gòu)ROM中，可以采用離子注入方法選擇晶體管，需要注入的離子類(lèi)型為（）。

答案:n型用門(mén)陣列設(shè)計(jì)VLSI的過(guò)程，通常就是“編程”的過(guò)程，采用（）進(jìn)行編程。

答案:金屬掩膜版硅柵NMOS或非結(jié)構(gòu)ROM中，可以采用離子注入編程結(jié)構(gòu)，對(duì)于不同的邏輯只需要改變（）分版圖，其他的版圖都相同。

答案:硼離子注入/star3/origin/997a3006951ad3f6a1c7ab0b67b117f8.png

答案:VDD用晶體管規(guī)則陣列設(shè)計(jì)VLSI的過(guò)程，通常就是“編程”的過(guò)程，可以通過(guò)（）、（）等進(jìn)行編程。

答案:源漏摻雜掩膜版、離子注入掩膜版設(shè)計(jì)與工藝接口包括三個(gè)方面：①（）提供了一組用于電路設(shè)計(jì)分析的參數(shù)，這些參數(shù)來(lái)源于具體工藝線，具有很強(qiáng)的針對(duì)性。主要分為兩個(gè)部分：器件模型參數(shù)和寄生提取所需的電學(xué)參數(shù)。②（）給出的是一組版圖設(shè)計(jì)的最小允許尺寸，設(shè)計(jì)者不能突破這些最小尺寸的限制。③（），工藝線提供工藝加工質(zhì)量的監(jiān)測(cè)方法，形成PCM（ProcessControlMonitor）。

答案:電學(xué)設(shè)計(jì)規(guī)則，幾何設(shè)計(jì)規(guī)則，工藝檢查與監(jiān)控下列哪些因素可以導(dǎo)致增強(qiáng)型NMOS晶體管的閾值電壓VT增加？

答案:襯底的摻雜濃度增加;柵氧化層中的負(fù)電荷增加下列選型屬于動(dòng)態(tài)邏輯電路特點(diǎn)的是（

）。

答案:無(wú)比電路;動(dòng)作速度快，通常應(yīng)用于高速電路動(dòng)態(tài)邏輯電路相比CMOS靜態(tài)邏輯的優(yōu)點(diǎn)包括（）。與靜態(tài)邏輯電路相比，動(dòng)作速度快2-3倍，通常應(yīng)用于高速電路。

答案:只使用開(kāi)關(guān)速度比較高速的NMOS;只要輸入電壓高于閾值電壓，電路開(kāi)始工作通;輸入電容減半EPLD（ErasableProgramableLogicDevices）是目前應(yīng)用最為廣泛的現(xiàn)場(chǎng)編程器件之一。它采用電編寫(xiě)和電擦除的特殊MOS器件（E2PROM器件）作為晶體管規(guī)則陣列中的單元，實(shí)現(xiàn)現(xiàn)場(chǎng)編程，這里的編程是指在EPLD中構(gòu)造邏輯。

答案:對(duì)多級(jí)門(mén)陣列（MGA）輸入輸出規(guī)則：原始輸入只能從“或平面”進(jìn)入，輸出信號(hào)只能由“與平面”輸出。

答案:錯(cuò)用門(mén)陣列設(shè)計(jì)VLSI的過(guò)程，通常就是“編程”的過(guò)程，采用源漏摻雜掩膜版或離子注入掩膜版進(jìn)行編程。

答案:錯(cuò)/star3/origin/e55a17b3efa97a5ae88925c2606233e4.jpg

答案:VDD-VT因?yàn)橛行щ娮舆w移率大約是有效空穴遷移率的2倍，為保證導(dǎo)電因子相等，進(jìn)而保證有對(duì)稱(chēng)的電流特性、跨導(dǎo)等，往往在設(shè)計(jì)輸出級(jí)電路時(shí)，要求PMOS管的(W／L)P是NMOS管的寬長(zhǎng)比(W／L)N的（）倍。

答案:2一定區(qū)域中的摻雜濃度被抽象成硅片上每一方塊中的電阻是多少來(lái)描述，稱(chēng)為薄層電阻RS。如果RS=200Ω/□，一個(gè)矩形的電阻條，沿電流方向長(zhǎng)25μm，寬100μm，則這個(gè)電阻值等于(

)。

答案:50ΩPLA是典型的晶體管規(guī)則陣列結(jié)構(gòu)，它采用（）形式構(gòu)造電路，其電路結(jié)構(gòu)可以采用（）的陣列形式。

答案:兩級(jí)ROM，“與非-與非”、“或非-或非”的結(jié)構(gòu)一定區(qū)域中的摻雜濃度被抽象成硅片上每一方塊中的電阻是多少來(lái)描述，稱(chēng)為薄層電阻RS。它只與半導(dǎo)體的(

)和(

)有關(guān)，而與平面圖形的具體邊長(zhǎng)數(shù)值無(wú)關(guān)。

答案:摻雜水平(以ρ表示)，摻雜區(qū)的結(jié)深在設(shè)計(jì)CMOS反相器時(shí)，為了保證輸出信號(hào)的上升時(shí)間與下降相等，則要求PMOS管導(dǎo)電因子（）NMOS管的導(dǎo)電因子。

答案:等于/star3/origin/a8332ad7b4552f0fd5c764a152b6a60a.jpg

答案:高電平，低電平/star3/origin/c7ff62db66aa8e441623521abed22e90.jpg

答案:低電平，高電平/star3/origin/4e7f1aeba990f3adf567