電子電路課程設(shè)計(jì)課件 8.1.4串行序列信號(hào)延時(shí)測(cè)試系統(tǒng)

串行序列信號(hào)延時(shí)測(cè)試系統(tǒng)電子電路課程設(shè)計(jì)目錄課程目的13成績(jī)?cè)u(píng)定4預(yù)習(xí)要求5課題指標(biāo)67課題提示8課程報(bào)告電路裝配2教學(xué)安排1鞏固和深化前期電子電路所學(xué)知識(shí)。課程目的3進(jìn)一步掌握電子電路的裝配、調(diào)測(cè)技術(shù)。2掌握綜合性和系統(tǒng)性電子電路的設(shè)計(jì)原則和方法。5進(jìn)一步提高科技論文的撰寫和文檔整理能力。4培養(yǎng)科研、工程應(yīng)用能力，自學(xué)、查找資料能力。6培養(yǎng)學(xué)生的創(chuàng)新意識(shí)和創(chuàng)新能力。教學(xué)安排課程設(shè)計(jì)集中進(jìn)行，2周，32學(xué)時(shí)，2學(xué)分；一人一組，獨(dú)立完成；學(xué)生請(qǐng)假：指導(dǎo)教師無(wú)權(quán)批假！病假：醫(yī)務(wù)室以上醫(yī)院證明事假：輔導(dǎo)員簽字（含電話號(hào)碼）除教務(wù)處特批外，學(xué)生累計(jì)超過3天（不含3天），不再給出成績(jī)，必須重修。

遲到早退15分鐘或中途無(wú)故離開1小時(shí)以上，按曠課處理。教學(xué)安排教法：①在實(shí)驗(yàn)室集中，分3次講解。*電路設(shè)計(jì)提示。*裝配要求、調(diào)測(cè)方法。*實(shí)驗(yàn)報(bào)告撰寫要求。②輔導(dǎo)實(shí)驗(yàn)、最后逐一驗(yàn)收。學(xué)習(xí)方法：*認(rèn)真自學(xué)《電子電路課程設(shè)計(jì)》相關(guān)章節(jié)。*獨(dú)立完成設(shè)計(jì)。*獨(dú)立裝配、調(diào)測(cè)、答辯、撰寫設(shè)計(jì)報(bào)告。教學(xué)安排成績(jī)?cè)u(píng)定優(yōu)秀、良好、中等、及格和不及格；

不及格沒有補(bǔ)考，需重修！課程設(shè)計(jì)分項(xiàng)成績(jī)： 預(yù)習(xí)報(bào)告10分

裝配水平、電路規(guī)范10分 操作技能40分 基本指標(biāo)20分 提高指標(biāo)10分正式報(bào)告20分新穎性10分（另外加分）紀(jì)律按扣分處理預(yù)習(xí)要求一天半時(shí)間用于查閱參考資料，擬定設(shè)計(jì)方案，設(shè)計(jì)電路草圖，建議用自己筆記本安裝好軟件。周三學(xué)生進(jìn)實(shí)驗(yàn)室必須交預(yù)習(xí)報(bào)告，否則不允許進(jìn)實(shí)驗(yàn)室，按曠課處理。預(yù)習(xí)報(bào)告要求：獨(dú)立完成，鼓勵(lì)討論，禁止抄襲；報(bào)告包含：查閱資料目錄（寫到預(yù)習(xí)坐標(biāo)紙上）整體電路草圖（畫到坐標(biāo)紙上，必須

畫原理圖（符號(hào)見軟件））源程序（可編程器件語(yǔ)言實(shí)現(xiàn)）周三提問或上講臺(tái)講！預(yù)習(xí)要求認(rèn)真閱讀教材要求認(rèn)真閱讀《電子系統(tǒng)設(shè)計(jì)與實(shí)踐教程》第一、二篇查閱資料查找設(shè)計(jì)提示中要求的各種參考資料并認(rèn)真學(xué)習(xí)。

設(shè)計(jì)電路并繪制電路圖*按照《電工電子實(shí)驗(yàn)》“電氣制圖基本知識(shí)”中的要求，繪制電路草圖。必須繪制在規(guī)定的坐標(biāo)紙上，必須用鉛筆繪制，集成電路必須采用CAD功能符號(hào)形式，不可用管腳圖。所有元件必須有標(biāo)號(hào)。*如果采用Verilog語(yǔ)言，需寫出程序主體。用有限狀態(tài)機(jī)的方法設(shè)計(jì)電路。

*獨(dú)立設(shè)計(jì)，發(fā)現(xiàn)雷同電路將影響成績(jī)。課題指標(biāo)2.1設(shè)計(jì)課題名稱串行序列信號(hào)延時(shí)測(cè)試系統(tǒng)2.2技術(shù)指標(biāo)（P153）

1、整體功能要求

串行序列信號(hào)延時(shí)測(cè)試系統(tǒng)的功能是：由本測(cè)試系統(tǒng)送出一串串行序列信號(hào)，該串行序列信號(hào)送出后，經(jīng)過線路傳輸產(chǎn)生一定時(shí)間的延遲，再返回本系統(tǒng)。系統(tǒng)收到信號(hào)判斷是否為本系統(tǒng)發(fā)送的信號(hào)，若是，則同時(shí)測(cè)量出信號(hào)在傳輸過程中延遲的時(shí)間，并通過顯示電路顯示出接受的正確的碼型和延遲時(shí)間，若不是，則顯示“9”，表示測(cè)試出所接收的碼型是錯(cuò)誤的。

課題指標(biāo)系統(tǒng)發(fā)送一串串行序列信號(hào)經(jīng)過線路傳輸產(chǎn)生一定時(shí)間的延遲（用電路模擬仿真延遲）接收信號(hào)判斷是否為系統(tǒng)發(fā)送的信號(hào)是，顯示碼型和延遲時(shí)間不是，碼型不顯示，顯示“9”表示測(cè)試所接收的碼型是錯(cuò)誤的。系統(tǒng)功能描述：課題指標(biāo)2、系統(tǒng)的基本結(jié)構(gòu)圖課題指標(biāo)3、系統(tǒng)的邏輯要求(1)按鍵要求①按鍵的功能說明

按鍵手工控制,每按一次按鍵,發(fā)送電路就發(fā)送一串(8bit)序列信號(hào)。②按鍵采用自復(fù)鍵，每按一次向發(fā)送電路送出一個(gè)觸發(fā)信號(hào)。③連續(xù)兩次觸發(fā)信號(hào)的間隔時(shí)間大于5秒。課題指標(biāo)(2)碼型設(shè)置的要求①碼型設(shè)置電路說明

發(fā)送電路由碼型設(shè)置電路發(fā)出序列信號(hào)的碼型，每收到一次按鍵電路發(fā)來的脈沖信號(hào)，發(fā)送電路就發(fā)出一串（8bit）序列信號(hào)。②碼型設(shè)置電路用于手工設(shè)置，碼型的長(zhǎng)度M=8。課題指標(biāo)(3)發(fā)送電路的要求①發(fā)送電路說明

每當(dāng)發(fā)送電路收到一個(gè)按鍵電路發(fā)來的信號(hào)時(shí)，發(fā)送電路就會(huì)將碼型設(shè)置電路設(shè)置的一串（8bit）的信號(hào)，以串行的形式發(fā)送出去。②發(fā)送電路以并入-串出的形式進(jìn)行信號(hào)發(fā)送，而所發(fā)送的序列長(zhǎng)度為：10位，第一、二位為啟動(dòng)校驗(yàn)位“11”，第三位～第十位為8比特信號(hào)，即：8位數(shù)據(jù)。課題指標(biāo)(4)接收電路的要求①接收電路的說明

接收電路用于判斷是否收到了串行序列信號(hào)、判斷延遲時(shí)間、判讀串行序列信號(hào)的碼型。②接收電路接收并判斷收到的信號(hào)是否為發(fā)送端送出的串行序列信號(hào)。若是，則測(cè)出延遲時(shí)間和碼型；若不是，則發(fā)出報(bào)警信號(hào)。課題指標(biāo)①顯示電路的說明

顯示電路在靜態(tài)時(shí)（指接收電路在靜態(tài)時(shí)，也就是在發(fā)送電路收到發(fā)送信號(hào)時(shí)），延遲顯示電路一直顯示“C”字。當(dāng)接收電路收到發(fā)送電路所發(fā)送的信號(hào)時(shí)，經(jīng)過判斷和測(cè)試，碼型正確，測(cè)出它的延遲時(shí)間，并用7段LED數(shù)碼管顯示延遲時(shí)間。碼型不正確，則顯示“9”字。測(cè)出的延遲時(shí)間或錯(cuò)誤顯示時(shí)間應(yīng)為：2秒。(5)顯示電路的要求（延遲電路和碼型電路）課題指標(biāo)②碼型顯示電路由8個(gè)LED發(fā)光二極管組成，每一個(gè)LED對(duì)應(yīng)序列信號(hào)的一個(gè)碼位。在靜態(tài)或碼型錯(cuò)誤時(shí)，所有的LED不亮。③接收電路測(cè)出正確的序列碼后，顯示各個(gè)碼位上的碼值，顯示時(shí)間應(yīng)為：2秒。課題指標(biāo)2.3電氣指標(biāo)1、整個(gè)系統(tǒng)為同步數(shù)字系統(tǒng)，系統(tǒng)時(shí)鐘根據(jù)FPGA系統(tǒng)板上的。2、系統(tǒng)電源為：+5V，系統(tǒng)數(shù)字邏輯電平符合TTL電平的要求。課題指標(biāo)2.4設(shè)計(jì)條件1、可以采用試湊法或狀態(tài)機(jī)（狀態(tài)機(jī)加分）來描述系統(tǒng)邏輯和設(shè)計(jì)電路。可以用圖形化、語(yǔ)言輸入方式。2、使用可編程邏輯器件。(注意：可編程邏輯器件的型號(hào)根據(jù)所用系統(tǒng)板上的芯片而定)課題提示系統(tǒng)的工作流程設(shè)置碼型按鍵啟動(dòng)發(fā)送延遲電路延遲處理接收判斷顯示等待圖2系統(tǒng)的工作流程圖課題提示系統(tǒng)的算法流程圖課題提示系統(tǒng)的初始結(jié)構(gòu)圖課題提示系統(tǒng)方框圖課題提示

有限狀態(tài)機(jī)的設(shè)計(jì)方法一、什么是有限狀態(tài)機(jī)

有限狀態(tài)機(jī)（FSM），是表示系統(tǒng)中的有限個(gè)狀態(tài)和這些狀態(tài)之間的轉(zhuǎn)移和動(dòng)作的模型。課題提示二、有限狀態(tài)機(jī)的特點(diǎn)1、高效的順序控制模型2、容易利用現(xiàn)成的EDA工具進(jìn)行優(yōu)化設(shè)計(jì)3、性能穩(wěn)定4、高速性能5、高可靠性課題提示三、有限狀態(tài)機(jī)輸出類型1、Mealy型狀態(tài)機(jī)

輸出由當(dāng)前狀態(tài)和輸入決定的課題提示2、Moore型狀態(tài)機(jī)

輸出由當(dāng)前狀態(tài)決定

在一個(gè)復(fù)雜系統(tǒng)里，同時(shí)存在兩種輸出類型。課題提示1、狀態(tài)轉(zhuǎn)移圖四、有限狀態(tài)機(jī)的表示方法2、算法狀態(tài)機(jī)圖（ASM）課題提示modulefsm_eg(inputclk,reset,inputa,b,outputy0,y1);//狀態(tài)符號(hào)聲明

localparam[1:0]s0=2'b00,s1=2'b01,s2=2'b10;//信號(hào)聲明reg[1:0]state_reg,state_next;五、有限狀態(tài)機(jī)的Verilog描述課題提示//狀態(tài)切換

always@(posedgeclk,posedgereset)if(reset)state_reg<=s0;elsestate_reg<=state_next;//次態(tài)邏輯

always@*case(state_reg)s0:if(a)if(b)state_next=s2;elsestate_next=s1;elsestate_next=s0;課題提示s1:if(a)state_next=s0;elsestate_next=s1;s2:state_next=s0;default:state_next=s0;Endcase//Moore型輸出assigny1=(state_reg==s0)||(state_reg==s1);//mealy型輸出

assigny0=(state_reg==s0)&a&b;endmodule課題提示六、數(shù)字系統(tǒng)設(shè)計(jì)步驟將實(shí)踐中的需求抽象為邏輯需求關(guān)系A(chǔ)SM圖或狀態(tài)轉(zhuǎn)移圖Verilog描述控制邏輯數(shù)據(jù)處理邏輯邏輯流程圖原則1：在算法的起始點(diǎn)安排一個(gè)狀態(tài)；原則2：必須用狀態(tài)來分開不能同時(shí)實(shí)現(xiàn)的寄存器傳輸操作；原則3：判斷如果受寄存器操作的影響，應(yīng)在它們之間安排一個(gè)狀態(tài)。根據(jù)輸入信號(hào)對(duì)數(shù)據(jù)處理的控制關(guān)系和控制器輸出信號(hào)對(duì)數(shù)據(jù)處理的控制關(guān)系設(shè)計(jì)數(shù)據(jù)處理器電路課題提示課題提示狀態(tài)轉(zhuǎn)移圖的建立：元件發(fā)放

班長(zhǎng)領(lǐng)材料注意事項(xiàng)領(lǐng)取的材料必須當(dāng)面清點(diǎn)清楚。領(lǐng)取的材料在清點(diǎn)無(wú)誤后，班長(zhǎng)簽字確認(rèn)。

開發(fā)板等價(jià)格還料時(shí)若器材損壞，需半價(jià)賠償或自行維修好的器材交材料室；還料時(shí)若器材丟失，需原價(jià)賠償或自行購(gòu)買