電子技術(shù)基礎(chǔ)（第五版）課件 第10章 組合邏輯電路

課題十組合邏輯電路10.1組合邏輯電路的分析與設(shè)計(jì)10.2組合邏輯部件10.3競(jìng)爭(zhēng)與冒險(xiǎn)課題小結(jié)

10.1組合邏輯電路的分析與設(shè)計(jì)

10.1.1組合邏輯電路的分析

如果數(shù)字電路的輸出只取決于電路當(dāng)前輸入，而與電路以前的狀態(tài)無(wú)關(guān)，這類(lèi)數(shù)字電路就是組合邏輯電路。

對(duì)組合邏輯電路的分析，就是根據(jù)給定的電路，確定其邏輯功能。對(duì)于比較簡(jiǎn)單的組合邏輯電路，通過(guò)列寫(xiě)邏輯函數(shù)式或真值表及化簡(jiǎn)等過(guò)程，即可確定其邏輯功能。對(duì)于較復(fù)雜的電路，則要搭接實(shí)驗(yàn)電路，測(cè)試輸出與輸入變量之間的邏輯關(guān)系，列成表格(功能表)，方可分析出其邏輯功能。

例10.1分析圖10.1所示電路的邏輯功能。

解(1)寫(xiě)出該電路輸出函數(shù)的邏輯表達(dá)式。

(2)列出函數(shù)的真值表，如表10.1所示。所謂真值表，是在表的左半部分列出函數(shù)中所有自變量的各種組合，右半部分列出對(duì)應(yīng)于每一種自變量組合的輸出函數(shù)的狀態(tài)。

(3)可見(jiàn)，該電路是判斷三個(gè)變量是否一致的電路。圖10.1不一致判定電路

例10.2分析圖10.2所示電路的邏輯功能。圖10.23-8譯碼器邏輯電路圖

10.1.2組合邏輯電路的設(shè)計(jì)

組合邏輯電路的設(shè)計(jì)，一般分為下述幾個(gè)步驟：

(1)根據(jù)給定的設(shè)計(jì)要求，確定哪些是輸入變量，哪些是輸出變量，分析它們之間的邏輯關(guān)系，并確定輸入變量的不同狀態(tài)以及輸出端的不同狀態(tài)，哪個(gè)該用1表示，哪個(gè)該用0表示。

(2)列真值表。在列真值表時(shí)，不會(huì)出現(xiàn)或不允許出現(xiàn)的輸入變量的取值組合可不列出。如果列出，就在相應(yīng)的輸出函數(shù)處畫(huà)“×”號(hào)，化簡(jiǎn)時(shí)作約束項(xiàng)處理。

(3)用卡諾圖或公式法化簡(jiǎn)。

(4)根據(jù)簡(jiǎn)化后的邏輯表達(dá)式畫(huà)出邏輯電路圖。

例10.3交叉路口的交通管制燈有三個(gè)，分紅、黃、綠三色。正常工作時(shí)，應(yīng)該只有一盞燈亮，其他情況均屬電路故障。試設(shè)計(jì)故障報(bào)警電路。

解設(shè)定燈亮用1表示，燈滅用0表示；報(bào)警狀態(tài)用1表示，正常工作用0表示。紅、黃、綠三燈分別用R、Y、G表示，電路輸出用Z表示。列出真值表如表10.3所示。

畫(huà)出卡諾圖(圖10.3)，可得到電路的邏輯表達(dá)式為圖10.3報(bào)警電路卡諾圖

若限定電路用與非門(mén)組成，則邏輯函數(shù)式可改寫(xiě)成

據(jù)此表達(dá)式設(shè)計(jì)出的電路如圖10.4所示。圖10.4電路邏輯圖

10.2組合邏輯部件

10.2.1編碼器所謂編碼就是將特定含義的輸入信號(hào)(文字、數(shù)字、符號(hào)等)轉(zhuǎn)換成二進(jìn)制代碼的過(guò)程。實(shí)現(xiàn)編碼操作的數(shù)字電路稱(chēng)為編碼器。按照被編碼信號(hào)的不同特點(diǎn)和要求，常用編碼器有二進(jìn)制編碼器、二十進(jìn)制編碼器和優(yōu)先編碼器。一位二進(jìn)制碼有0、1兩種取值狀態(tài)，n位二進(jìn)制編碼有2n種不同的取值狀態(tài)。用不同的取值狀態(tài)表示不同的信息，就是二進(jìn)制編碼器的基本原理。

1.二十進(jìn)制編碼器

二十進(jìn)制編碼器是指用四位二進(jìn)制代碼表示一位十進(jìn)制數(shù)的編碼電路，也稱(chēng)10線(xiàn)4線(xiàn)編碼器。最常見(jiàn)是8421BCD碼編碼器，如圖10.5所示。其中，輸入信號(hào)I0~I9代表0~9共10個(gè)十進(jìn)制信號(hào)，輸出信號(hào)Y0~Y3為相應(yīng)的二進(jìn)制代碼。

由圖10.5可以寫(xiě)出各位輸出的邏輯函數(shù)式為

根據(jù)邏輯函數(shù)式列出其功能表如表10.4所示。

從該編碼器的邏輯電路圖圖10.5中可見(jiàn)，I0的編碼是隱含的，當(dāng)I1~I9均為0時(shí)，電路的輸出就是I0的編碼。圖10.58421BCD編碼器

2.優(yōu)先編碼器

與普通編碼器不同，優(yōu)先編碼器允許多個(gè)輸入信號(hào)同時(shí)有效，但它只按其中優(yōu)先級(jí)別最高的有效輸入信號(hào)編碼，對(duì)級(jí)別較低的輸入信號(hào)不予理睬。常用的優(yōu)先編碼器有10－4線(xiàn)(如74LS147)、8－3線(xiàn)(74LS148)等。

74LS148是8－3線(xiàn)優(yōu)先編碼器，其邏輯符號(hào)如圖10.6所示，邏輯功能表如表10.5所示。圖10.674LS148邏輯符號(hào)

10.2.2譯碼器

譯碼是編碼的逆過(guò)程。譯碼器將輸入的二進(jìn)制代碼轉(zhuǎn)換成與代碼對(duì)應(yīng)的信號(hào)。

若譯碼器輸入的是n位二進(jìn)制代碼，則其輸出端子數(shù)N≤2n。N=2n稱(chēng)為完全譯碼，N<2n稱(chēng)為部分譯碼。

1.3－8譯碼器

在10.1.1中提到的74LS138，就是用三位二進(jìn)制碼輸入，具有八個(gè)輸出端子的完全譯碼器。它的三個(gè)輸入端的每一種二進(jìn)制碼組合，代表某系統(tǒng)的八種狀態(tài)之一。

圖10.7是某系統(tǒng)存儲(chǔ)器尋址電路，用74LS138產(chǎn)生內(nèi)存芯片片選信號(hào)。圖10.7存儲(chǔ)器尋址電路實(shí)例

2.8421BCD碼譯碼器

這種譯碼器的輸入端子有四個(gè)，分別輸入四位8421BCD二進(jìn)制代碼的各位，輸出端子有10個(gè)。每當(dāng)輸入一組8421BCD碼時(shí)，輸出端的10個(gè)端子中對(duì)應(yīng)于該二進(jìn)制數(shù)所表示的十進(jìn)制數(shù)的端子就輸出高/低電平，而其他端子保持原來(lái)的低/高電平。

74LS42是8421BCD碼譯碼器，其邏輯符號(hào)如圖10.8所示。圖10.874LS42邏輯符號(hào)

3.顯示譯碼器

如果BCD譯碼器的輸出能驅(qū)動(dòng)顯示器件發(fā)光，將譯碼器中的十進(jìn)制數(shù)顯示出來(lái)，這種譯碼器就是顯示譯碼器。顯示譯碼器有很多種，下面以控制發(fā)光二極管顯示的譯碼電路為例，討論顯示譯碼器的工作過(guò)程。

圖10.9所示為由發(fā)光二極管組成的七段顯示器外形圖及其接法。圖10.9發(fā)光二極管組成的七段顯示器及其接法

74LS48是控制七段顯示器顯示的集成譯碼電路之一，其引線(xiàn)排列圖如圖10.10所示。圖10.1074LS48引線(xiàn)排列圖

10.2.3數(shù)據(jù)選擇器和數(shù)據(jù)分配器

1.數(shù)據(jù)選擇器

根據(jù)地址碼從多路數(shù)據(jù)中選擇一路輸出的器件，叫數(shù)據(jù)選擇器。利用數(shù)據(jù)選擇器，可將并行輸入的數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)輸出。圖10.11所示為集成八選一數(shù)據(jù)選擇器74LS251的邏輯符號(hào)。圖10.1174LS251邏輯符號(hào)

分時(shí)傳送四位十進(jìn)制數(shù)并顯示的電路如圖10.12所示。圖10.12用數(shù)據(jù)選擇器實(shí)現(xiàn)分時(shí)數(shù)字顯示圖10.13四選一數(shù)據(jù)選擇器邏輯符號(hào)

2.數(shù)據(jù)分配器

數(shù)據(jù)分配器有一個(gè)輸入端，多個(gè)輸出端。由地址碼對(duì)輸出端進(jìn)行選通，將一路輸入數(shù)據(jù)分配到多路接收設(shè)備中的某一路。圖10.14所示為8路數(shù)據(jù)分配器邏輯符號(hào)。當(dāng)?shù)刂反a

A2A1A0=011時(shí)，Y3=D，其余以此類(lèi)推。

分配器也能多級(jí)連接，實(shí)現(xiàn)多路多級(jí)分配。圖10.15中五個(gè)四選一分配器構(gòu)成16路分配器。五個(gè)分配器用同樣的地址碼A1、A0，請(qǐng)讀者自行分析電路工作過(guò)程。圖10.148路數(shù)據(jù)分配器邏輯符號(hào)圖10.15分配器的輸出擴(kuò)展

10.2.4數(shù)據(jù)比較器

數(shù)據(jù)比較器是對(duì)兩個(gè)位數(shù)相同的二進(jìn)制數(shù)進(jìn)行比較以判定其大小的邏輯電路。圖10.16為集成比較器74LS85的邏輯符號(hào)，表10.6是其功能表。圖10.1674LS85邏輯符號(hào)

表10.674LS85功能表

圖10.17是用74LS85組成的八位二進(jìn)制數(shù)比較器的連接圖。圖中，低位片的Ai>Bi和Ai<Bi

接地，Ai=Bi接高電平，是因?yàn)榈臀磺懊鏇](méi)有更低位。這樣接，低位的比較結(jié)果就只取決于低四位進(jìn)行比較的數(shù)據(jù)。圖10.1774LS85組成的八位二進(jìn)制數(shù)比較器

10.2.5全加器

進(jìn)行二進(jìn)制加法時(shí)，除本位的兩個(gè)加數(shù)An、Bn相加外，還要加上低位的進(jìn)位Cn-1。這種加上低位進(jìn)位的加法叫全加，能實(shí)現(xiàn)這種功能的電路叫全加器。全加器的輸出有本位Sn

和向高位的進(jìn)位Cn。全加器的真值表如表10.7所示。

表10.7全加器真值表圖10.18全加器邏輯電路

10.3競(jìng)爭(zhēng)與冒險(xiǎn)

10.3.1競(jìng)爭(zhēng)在組合邏輯電路中，若某個(gè)變量通過(guò)兩條以上途徑到達(dá)輸出端，由于各條途徑的傳輸延遲時(shí)間不同，故同一個(gè)變量沿不同途徑到達(dá)輸出端的時(shí)間就有先有后，這一現(xiàn)象稱(chēng)為競(jìng)爭(zhēng)。經(jīng)多途徑向輸出端傳遞的變量稱(chēng)為有競(jìng)爭(zhēng)能力的變量。

圖10.19具有競(jìng)爭(zhēng)能力的電路實(shí)例

2.卡諾圖法

用卡諾圖法判斷冒險(xiǎn)現(xiàn)象直觀、方便。當(dāng)卡諾圖中圈出的相鄰方格組相切時(shí)，則有冒險(xiǎn)現(xiàn)象發(fā)生。但方格組的圈法與用卡諾圖化簡(jiǎn)時(shí)有區(qū)別。圖10.20判斷冒險(xiǎn)卡諾圖實(shí)例

10.3.4冒險(xiǎn)現(xiàn)象的防止方法

冒險(xiǎn)現(xiàn)象能使電路產(chǎn)生誤動(dòng)作。防止發(fā)生冒險(xiǎn)現(xiàn)象的常用方法如下。

1.修改邏輯設(shè)計(jì)，增加多余項(xiàng)

2.增加選通電路

對(duì)圖10.19(a)所示電路，可以像圖10.21那樣增加選通信號(hào)，以防止冒險(xiǎn)發(fā)生。在輸入信號(hào)發(fā)生變化，電路可能發(fā)生冒險(xiǎn)時(shí)，選通信號(hào)ST=0封鎖了最后一級(jí)與非門(mén)，冒險(xiǎn)不能發(fā)生。當(dāng)電路達(dá)到穩(wěn)定狀態(tài)后，選通信號(hào)ST=1，最后一級(jí)與非門(mén)開(kāi)放，電路輸出穩(wěn)定的狀態(tài)。圖10.21加選通電路消除冒險(xiǎn)的電路實(shí)例

3.加接濾波電容

若在電路輸出端加上一個(gè)電容，由于冒險(xiǎn)脈沖寬度很窄，利用電容的惰性，可有效削弱冒險(xiǎn)脈沖的幅度，不至使其對(duì)電路的工作狀態(tài)造成影響。

課題小結(jié)

本課題介紹了組合邏輯電路的基本分析方法和設(shè)計(jì)方法，并介紹了編碼器、譯碼器、數(shù)據(jù)選擇器和分配器、比較器等常用組合邏輯電路的個(gè)別典型集成電路的外部性能。希望讀者能舉一反三，對(duì)主要組合邏輯電路的功能有