數(shù)字系統(tǒng)設(shè)計 - 設(shè)計方法論與抽象設(shè)計方法

1Spring2017ZDMC–Lec.#1數(shù)字系統(tǒng)設(shè)計

DigitalSystemDesign2Spring2017ZDMC–Lec.#1課程結(jié)構(gòu)

數(shù)字理論知識(必備)數(shù)字系統(tǒng)和編碼、邏輯代數(shù)、門電路數(shù)字電路分析與設(shè)計組合邏輯電路觸發(fā)器、半導(dǎo)體存貯器、可編程器件時序邏輯電路脈沖電路與接口控制器與數(shù)字系統(tǒng)狀態(tài)機(jī)控制器微碼控制器測試和驗證微處理器簡介與設(shè)計指令集4位CPU什么是數(shù)字系統(tǒng)？3Spring2017ZDMC–Lec.#1討論：你知道的數(shù)字系統(tǒng)有哪些？你想象的數(shù)字系統(tǒng)是怎樣的？你希望了解的數(shù)字系統(tǒng)是什么？請踴躍發(fā)言！4Spring2017ZDMC–Lec.#1數(shù)字系統(tǒng)設(shè)計-------抽象級別

(DesignAbstractionLevels）n+n+SGD+DEVICECIRCUITGATEMODULESYSTEM數(shù)字系統(tǒng)5Spring2017ZDMC–Lec.#1僅僅用數(shù)字0/1來“處理”信息，以實現(xiàn)計算和操作的電子網(wǎng)絡(luò)。層次

邏輯網(wǎng)絡(luò)電子電路形式描述6Spring2017ZDMC–Lec.#1設(shè)計準(zhǔn)則（DesignMetrics）如何評價數(shù)字電路的性能(FigureofMerit)成本Cost可靠性Reliability可擴(kuò)展性Scalability速度Speed(delay,operatingfrequency)功耗Powerdissipation能耗Energytoperformafunction同步數(shù)字系統(tǒng)(DigitalSystems)同步數(shù)字硬件系統(tǒng)SynchronousDigitalHardwareSystems7Spring2017ZDMC–Lec.#1Exampledigitalrepresentation:acousticwaveformAseriesofnumbersisusedtorepresentthewaveform,ratherthanavoltageorcurrent,asinanalogsystems.同步（Synchronous）:“Clocked”-allchangesinthesystemarecontrolledbyaglobalclockandhappenatthesametime(notasynchronous)數(shù)字（Digital）:Allinputs/outputsandinternalvalues(signals)takeondiscretevalues(notanalog).8Spring2017ZDMC–Lec.#1數(shù)字系統(tǒng)例子-1數(shù)字計算機(jī)最大化性能-最小化成本計算器9Spring2017ZDMC–Lec.#1數(shù)字系統(tǒng)例子-2DigitalWatch便攜數(shù)碼產(chǎn)品最小化功耗. 電池可維持?jǐn)?shù)年10Spring2017ZDMC–Lec.#1設(shè)計折中tradeoff設(shè)計規(guī)范

-功能性描述.性能，成本，功耗作為設(shè)計人員必須在約束條件下實現(xiàn)預(yù)期的功能。11Spring2017ZDMC–Lec.#1設(shè)計表達(dá)12Spring2017ZDMC–Lec.#1AnalogBasebandDigitalBaseband(DSP+MCU)PowerManagementSmallSignalRFPowerRFCell

Phone13Spring2017ZDMC–Lec.#1Roadrunner1Petaflops14Spring2017ZDMC–Lec.#11.Chip16cores2.ModuleSingleChip4.NodeCard32ComputeCards,OpticalModules,LinkChips,Torus5a.Midplane16NodeCards6.Rack2Midplanes1,2or4I/ODrawers7.System20PF/s3.ComputeCardOnesinglechipmodule,16GBDDR3Memory5b.I/ODrawer8I/OCards8PCIeGen2slotsBlueGene/QpackaginghierarchyRef:SC201015Spring2017ZDMC–Lec.#1Moore’sLaw–2xstuffper1-2yr現(xiàn)在已被宣布正式失效16Spring2017ZDMC–Lec.#1我們的學(xué)習(xí)目標(biāo)數(shù)字電路設(shè)計的基礎(chǔ)理論數(shù)字系統(tǒng)分析方法數(shù)字系統(tǒng)設(shè)計方法數(shù)字系統(tǒng)的輸入輸出接口數(shù)字系統(tǒng)實現(xiàn)和測試方法數(shù)字電路的設(shè)計來解決問題的基本技能數(shù)字處理器為什么是數(shù)字系統(tǒng)？17Spring2017ZDMC–Lec.#1為什么不是模擬系統(tǒng)？說說你認(rèn)可的理由。

邏輯代數(shù)基礎(chǔ)

（復(fù)習(xí)）19Spring2017ZDMC–Lec.#1邏輯代數(shù)概述基本概念-布爾代數(shù)

邏輯：

事物的因果關(guān)系

邏輯運算的數(shù)學(xué)基礎(chǔ)：

邏輯代數(shù)

在二值邏輯中的變量取值：

0/1用簡單(0/1)代數(shù)描述復(fù)雜性事物哲學(xué)思想simpleisbest20Spring2017ZDMC–Lec.#1邏輯代數(shù)中的三種基本運算

與（AND）或（OR）非（NOT）1）以A=1表示開關(guān)A合上，A=0表示開關(guān)A斷開；

2）以Y=1表示燈亮，Y=0表示燈不亮；

三種電路的因果關(guān)系不同21Spring2017ZDMC–Lec.#1與-AND條件同時具備，結(jié)果發(fā)生Y=A

AND

B=A&B=A·B=AB真值表/truthtable圖形符號ABY000010

00

11國標(biāo)國際器件符號22Spring2017ZDMC–Lec.#1或-OR條件之一具備，結(jié)果發(fā)生Y=AORB=A+B真值表圖形符號ABY0000111

011

11器件符號23Spring2017ZDMC–Lec.#1非-NOT(反相器)條件不具備，結(jié)果發(fā)生

真值表圖形符號AY011024Spring2017ZDMC–Lec.#1幾種常用的復(fù)合邏輯運算1與非-NAND或非-NOR與或非AND-NOR25Spring2017ZDMC–Lec.#1幾種常用的復(fù)合邏輯運算2異或-EXCLUSIVEORY=A

BABY0000111

011

1026Spring2017ZDMC–Lec.#1幾種常用的復(fù)合邏輯運算3同或-EXCLUSIVENOR/符合Y=A⊙BABY0010101001

1127Spring2017ZDMC–Lec.#1基本公式

運算規(guī)則：交換律、結(jié)合律、分配律、重疊律、互補(bǔ)律、反演律、還原律、逆；常用公式

符號的優(yōu)先級：1）括號，2）非，3）與，4）或。邏輯代數(shù)的基本公式和常用公式28Spring2017ZDMC–Lec.#1基本公式根據(jù)與、或、非的定義，得布爾恒等式序號公式序號公式10

1′

=0;0′=110

A=0111+A=121A=A120+A=A3AA=A13A+A=A4AA′=014A+A′=15AB=BA15A+B=B+A6A(BC)=(AB)C16A+(B+C)=(A+B)+C7A(B+C)=AB+AC17A+BC=(A+B)(A+C)8(AB)′=A′+B′18(A+B)′=A′B′9(A′)′=A證明方法：推演真值表29Spring2017ZDMC–Lec.#1公式（17）的證明：

A+BC=(A+B)(A+C)

（1公式推演法）30Spring2017ZDMC–Lec.#1公式（17）的證明

（2真值表法）：ABCBCA+BCA+BA+C（A+B）(A+C)000000000010001001000100011111111000111110101111110011111111111131Spring2017ZDMC–Lec.#1若干常用公式序號公式21A+AB=A22A+A′B=A+B23AB+AB′=A24A(A+B)=A25AB+A′C+BC=AB+A′CAB＋A′C+BCD=AB+A′C26A(AB)′=AB′;A′(AB)′=A′32Spring2017ZDMC–Lec.#1邏輯代數(shù)的基本定理代入定理

------在任何一個包含A的邏輯等式中，若以另外一個邏輯式代入式中A的位置，則等式依然成立。33Spring2017ZDMC–Lec.#1代入定理-1應(yīng)用舉例：式（17）A+BC=(A+B)(A+C) A+B(CD)=(A+B)(A+CD) =(A+B)(A+C)(A+D)34Spring2017ZDMC–Lec.#1代入定理-2應(yīng)用舉例：式（8）35Spring2017ZDMC–Lec.#1邏輯代數(shù)的基本定理-2反演定理

-------對任一邏輯式

變換順序先括號，然后乘，最后加

不屬于單個變量的上的反號保留不變36Spring2017ZDMC–Lec.#1反演定理應(yīng)用舉例：37Spring2017ZDMC–Lec.#1邏輯函數(shù)LogicfunctionY=F(A,B,C,······)若以邏輯變量為輸入，運算結(jié)果為輸出；則輸入變量值確定以后，輸出的取值也隨之而定。輸入/輸出之間是一種函數(shù)關(guān)系。注：在二值邏輯中，

輸入/輸出都只有兩種取值0/1。邏輯函數(shù)及其表示方法38Spring2017ZDMC–Lec.#1邏輯函數(shù)的表示方法真值表邏輯式邏輯圖logicdiagram波形圖waveform/timingdiagram卡諾圖計算機(jī)軟件中的描述方式-VerilogHDL/VHDL各種表示方法之間可以相互轉(zhuǎn)換39Spring2017ZDMC–Lec.#1邏輯真值表輸入變量ABC····輸出Y1Y2

····遍歷所有可能的輸入變量的取值組合輸出對應(yīng)的取值40Spring2017ZDMC–Lec.#1邏輯式將輸入/輸出之間的邏輯關(guān)系用與/或/非的運算式表示就得到邏輯式。邏輯圖用邏輯圖形符號表示邏輯運算關(guān)系，與邏輯電路的實現(xiàn)相對應(yīng)。波形圖將輸入變量所有取值可能與對應(yīng)輸出按時間順序排列起來畫成時間波形。41Spring2017ZDMC–Lec.#1波形圖42Spring2017ZDMC–Lec.#1卡諾圖（重點，見第二講）EDA中的描述方式

HDL(HardwareDescriptionLanguage)

VHDL(VeryHighSpeedIntegratedCircuit…)VerilogHDL EDIF DTIF

。。。

43Spring2017ZDMC–Lec.#1舉例：舉重裁判電路ABCY00000010010001101000101111011111A:主裁判B/C:副裁判44Spring2017ZDMC–Lec.#1各種表現(xiàn)形式的相互轉(zhuǎn)換真值表邏輯式例：奇偶判別函數(shù)的真值表A=0,B=1,C=1使

A′BC=1A=1,B=0,C=1使AB′C=1A=1,B=1,C=0使

ABC′=1這三種取值的任何一種都使Y=1,所以

Y=?ABCY0000001001000111100010111101111045Spring2017ZDMC–Lec.#1真值表邏輯式方法：找出真值表中使Y=1

的輸入變量取值組合。每組輸入變量取值對應(yīng)一個乘積項，其中取值為1的寫原變量，取值為0的寫反變量。將這些變量相加即得Y。把輸入變量取值的所有組合逐個代入邏輯式中求出Y，列表46Spring2017ZDMC–Lec.#1邏輯式邏輯圖1.用圖形符號代替邏輯式中的邏輯運算符。47Spring2017ZDMC–Lec.#1邏輯式邏輯圖1.用圖形符號代替邏輯式中的邏輯運算符。2.從輸入到輸出逐級寫出每個圖形符號對應(yīng)的邏輯運算式。48Spring2017ZDMC–Lec.#1波形圖真值表留給同學(xué)們思考：怎么轉(zhuǎn)換？同一時刻不同輸入->輸入變量同一時刻不同輸出->輸出信號不同時刻不同輸入->輸入變化組合49Spring2017ZDMC–Lec.#1最小項m：m是乘積項包含n個因子n個變量均以原變量和反變量的形式在m中出現(xiàn)一次編號形式：積之和對于n變量函數(shù)有2n個最小項邏輯函數(shù)的兩種標(biāo)準(zhǔn)形式

最小項之和最大項之積

50Spring2017ZDMC–Lec.#1最小項舉例兩變量A,B的最小項三變量A,B,C的最小項51Spring2017ZDMC–Lec.#1最小項的編號：最小項取值對應(yīng)編號ABC十進(jìn)制數(shù)0000m00011m10102m20113m31004m41015m51106m61117m752Spring2017ZDMC–Lec.#1最小項的性質(zhì)在輸入變量任一取值下，有且僅有一個最小項的值為1。全體最小項之和為1。任何兩個最小項之積為0。兩個相鄰的最小項之和可以合并，消去一對因子，只留下公共因子。

------相鄰：僅一個變量不同的最小項原理如53Spring2017ZDMC–Lec.#1邏輯函數(shù)最小項之和的形式例：利用公式可將任何一個函數(shù)化為54Spring2017ZDMC–Lec.#1邏輯函數(shù)最小項之和的形式例：利用公式可將任何一個函數(shù)化為55Spring2017ZDMC–Lec.#1邏輯函數(shù)最小項之和的形式例：利用公式可將任何一個函數(shù)化為56Spring2017ZDMC–Lec.#1邏輯函數(shù)最小項之和的形式例：57Spring2017ZDMC–Lec.#1邏輯函數(shù)最小項之和的形式例：58Spring2017ZDMC–Lec.#1邏輯函數(shù)最小項之和的形式例：59Spring2017ZDMC–Lec.#1邏輯函數(shù)最小項之和的形式例：60Spring2017ZDMC–Lec.#1最大項：重視M是相加項；包含n個因子。n個變量均以原變量和反變量的形式在M中出現(xiàn)一次。如：兩變量A,B的最大項形式：和之積對于n變量函數(shù)2n個61Spring2017ZDMC–Lec.#1最大項的性質(zhì)在輸入變量任一取值下，有且僅有一個最大項的值為0；全體最大項之積為0；任何兩個最大項之和為1；只有一個變量不同的最大項的乘積等于各相同變量之和。62Spring2017ZDMC–Lec.#1最大項的編號：重點最大項取值對應(yīng)編號ABC十進(jìn)制數(shù)1117M71106M61015M51004M40113M30102M20011M10000M063Spring2017ZDMC–Lec.#1最小項到最大項的轉(zhuǎn)換64Spring2017ZDMC–Lec.#1邏輯函數(shù)的化簡法邏輯函數(shù)的最簡形式最簡與或式

------包含的乘積項已經(jīng)最少，------每個乘積項的因子也最少，

------稱為最簡的與-或邏輯式。65Spring2017ZDMC–Lec.#1公式化簡法1反復(fù)應(yīng)用基本公式和常用公式，消去多余的乘積項和多余的因子。例：

66Spring2017ZDMC–Lec.#1公式化簡法2反復(fù)應(yīng)用基本公式和常用公式，消去多余的乘積項和多余的因子。例：

67Spring2017ZDMC–Lec.#1公式化簡法3反復(fù)應(yīng)用基本公式和常用公式，消去多余的乘積項和多余的因子。例：

68Spring2017ZDMC–Lec.#1公式化簡法4反復(fù)應(yīng)用基本公式和常用公式，消去多余的乘積項和多余的因子。例：

69Spring2017ZDMC–Lec.#1名詞解釋TTL:transistor-transistorlogic晶體管邏輯ECL:emitter-coupledlogic發(fā)射極耦合邏輯電路MOS:metal-oxidesemiconductor金屬氧化物半導(dǎo)體CMOS:complementarymetal-oxidesemiconductor互補(bǔ)金屬氧化物半導(dǎo)體70Spring2017ZDMC–Lec.#1TransistorRevolutionTransistor–Bardeen(BellLabs)in1947Bipolartransistor–Schockleyin1949Firstbipolardigitallogicgate–Harrisin1956FirstmonolithicIC–JackKilbyin1959FirstcommercialIClogicgates–Fairchild1960TTL–1962intothe1990’sECL–1974intothe1980’s71Spring2017ZDMC–Lec.#1ENIAC-Thefirstelectroniccomputer(1946)72Spring2017ZDMC–Lec.#1

Intel4004Microprocessor197173Spring2017ZDMC–Lec.#1PackageTypes74Spring2017ZDMC–Lec.#1QuickIntroductiontoCAD(1)CAD=ComputerAidedDesignWhat’sthepoint?Source:Keutzer,EE24475Spring2017ZDMC–Lec.#1QuickIntroductiontoCAD(2)CADToolsSpecialEditorsDataProcessorsSynplifyProXilinxMap&PARToolsModelSimCADToolFlowThetoolsandtheorderinwhichtheyareappliedtoagivendesign76Spring2017ZDMC–Lec.#1QuickIntroductiontoCAD(3)77Spring2017ZDMC–Lec.#1assignOut=Q^In;always@(posedgeClock)begin if(Reset)Q<=1’b0;