芯片設(shè)計(jì) CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例基于Cadence IC 617 課件 第4章 運(yùn)算放大器

第4章運(yùn)算放大器芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第1頁(yè)/共46頁(yè)第4章運(yùn)算放大器4.1運(yùn)算放大器簡(jiǎn)介

4.1.1運(yùn)算放大器概述4.1.2常見運(yùn)算放大器結(jié)構(gòu)4.2單級(jí)全差分折疊共源共柵運(yùn)算放大器4.2.1結(jié)構(gòu)原理圖和參數(shù)4.2.2電路圖繪制4.2.3仿真驗(yàn)證4.3閉環(huán)運(yùn)算放大器4.3.1開關(guān)電容積分器4.3.2瞬態(tài)特性仿真和頻率特性仿真4.4本章小結(jié)芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第2頁(yè)/共46頁(yè)4.1運(yùn)算放大器

運(yùn)算放大器作為模擬電路設(shè)計(jì)中應(yīng)用最廣，最重要的電路，是我們學(xué)習(xí)模擬集成電路設(shè)計(jì)的必備基礎(chǔ)。本節(jié)主要討論運(yùn)算放大器的基本特性、性能參數(shù)和結(jié)構(gòu)分類，為后續(xù)進(jìn)行運(yùn)算放大器設(shè)計(jì)奠定基礎(chǔ)。模擬電路設(shè)計(jì)的八邊形法則芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第3頁(yè)/共46頁(yè)4.1.1運(yùn)算放大器概述

運(yùn)算放大器通常由五部分組成：輸入級(jí)：通常采用差分的形式輸入信號(hào)，有差模放大與共模抑制能力中間級(jí)：負(fù)責(zé)提供高增益輸出級(jí)：減小運(yùn)放的輸出阻抗反饋級(jí)：優(yōu)化運(yùn)放的整體性能偏置電路：提供穩(wěn)定的靜態(tài)工作點(diǎn)運(yùn)算放大器結(jié)構(gòu)框圖芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第4頁(yè)/共46頁(yè)4.1.2常見運(yùn)算放大器結(jié)構(gòu)

對(duì)于單級(jí)運(yùn)放而言，增益與擺幅通常不能同時(shí)滿足要求，例如共源共柵運(yùn)放在提高增益的同時(shí)限制了擺幅，而兩級(jí)的運(yùn)放結(jié)構(gòu)則可以較好的解決這個(gè)問題，該結(jié)構(gòu)將增益與擺幅分開考慮，即第一級(jí)電路提供高增益；第二級(jí)電路提供較大的輸出擺幅。但兩級(jí)放大電路并非沒有缺點(diǎn)，這種結(jié)構(gòu)為電路引入了多極點(diǎn)，電路的穩(wěn)定性也就受到了影響，因此需要在兩級(jí)電路之間設(shè)置頻率補(bǔ)償，即電路圖中的電容與電阻構(gòu)成的支路，電阻的作用在于改善零點(diǎn)的頻率，同時(shí)使得輸出極點(diǎn)離開原點(diǎn)，從而改善相位裕度，以提高電路的穩(wěn)定性。芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第5頁(yè)/共46頁(yè)4.1.2常見運(yùn)算放大器結(jié)構(gòu)套筒共源共柵運(yùn)算放大器：特性之一就是高輸出阻抗，從而使得增益得到增加，此外，高輸出阻抗還會(huì)帶來一定的屏蔽特性，即輸出節(jié)點(diǎn)的電壓變化對(duì)于共源共柵結(jié)構(gòu)的源端電壓的影響很小。但是套筒共源共柵放大器的輸出擺幅相對(duì)較小，并且由于結(jié)構(gòu)問題難以將輸出與輸入進(jìn)行短接，不能很好地應(yīng)用于負(fù)反饋系統(tǒng)之中。套筒共源共柵運(yùn)算放大器芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第6頁(yè)/共46頁(yè)4.1.2常見運(yùn)算放大器結(jié)構(gòu)折疊共源共柵運(yùn)算放大器：相較于套筒共源共柵運(yùn)算放大器，折疊共源共柵運(yùn)算放大器雖然功耗、增益、噪聲等性能有一定減弱，但最大的優(yōu)點(diǎn)在于輸出擺幅大。并且該結(jié)構(gòu)將輸入管與層疊管分離，使得輸入共模范圍大，輸入與輸出可以短接，較好地克服了套筒共源共柵的缺點(diǎn)。折疊共源共柵運(yùn)算放大器芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第7頁(yè)/共46頁(yè)4.1.2常見運(yùn)算放大器結(jié)構(gòu)增益自舉運(yùn)算放大器：在共源共柵放大器的基礎(chǔ)上加入了增益自舉模塊，該結(jié)構(gòu)能夠顯著提高放大器的增益，主要原因在于提高了輸出阻抗。增益自舉運(yùn)算放大器芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第8頁(yè)/共46頁(yè)4.2.1結(jié)構(gòu)原理圖和參數(shù)本次設(shè)計(jì)的電路共由三個(gè)部分組成，從左至右分別是：偏置電路：為主運(yùn)放電路和共模負(fù)反饋電路提供偏置主運(yùn)放電路共模負(fù)反饋電路：為主運(yùn)放電路提供反饋，以穩(wěn)定共模電壓。運(yùn)放整體結(jié)構(gòu)框圖芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第9頁(yè)/共46頁(yè)4.2.1結(jié)構(gòu)原理圖和參數(shù)主運(yùn)放電路如右圖所示，電路正常工作共需要四個(gè)偏置電壓Vb1~Vb4，偏置電壓旨在讓MOS管工作在飽和區(qū)。

Vcmfb為共模負(fù)反饋結(jié)構(gòu)中的反饋電壓，用于穩(wěn)定輸出的共模電壓。本次設(shè)計(jì)中，Vb1=Vb2=1.2V，Vb3=Vb4=1.02V，將由后續(xù)偏置電路提供。差分折疊共源共柵主運(yùn)放電路芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第10頁(yè)/共46頁(yè)4.2.1結(jié)構(gòu)原理圖和參數(shù)共模負(fù)反饋結(jié)構(gòu)如右圖所示，Vcm為設(shè)定的理想共模輸出電壓，Vbias為偏置電壓。CLK1與CLK2為兩相不交疊時(shí)鐘,CLK1N與CLK2N為其反相電壓。共模負(fù)反饋電路芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第11頁(yè)/共46頁(yè)4.2.1結(jié)構(gòu)原理圖和參數(shù)在ph1相位，Vcm和Vbias給兩邊的電容充電到Vcm-Vbias，然后在ph2相位兩邊的電容與C2相連發(fā)生電荷分享，經(jīng)過多個(gè)時(shí)間周期后C2上的電荷穩(wěn)定到C2（Vcm-Vbias），使得從共模輸出點(diǎn)到尾電流源之間的壓差為Vcm－Vbias，因此會(huì)將共模點(diǎn)穩(wěn)定在Vcm-Vbias+Vcmfb，其中Vcmfb是穩(wěn)定后的尾電流源的柵極電壓。兩相不交疊時(shí)鐘示意圖芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第12頁(yè)/共46頁(yè)4.2.1結(jié)構(gòu)原理圖和參數(shù)偏置電路結(jié)構(gòu)如右圖所示，電路的主體結(jié)構(gòu)為電流鏡電路，通過MB2、MB5、MB8對(duì)各個(gè)支路電流進(jìn)行分配，最后調(diào)整下級(jí)負(fù)載晶體管寬長(zhǎng)比得到所需要的電平。偏置電路芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第13頁(yè)/共46頁(yè)4.2.2電路圖繪制在命令行輸入“virtuoso&”，運(yùn)行Cadence軟件，在彈出窗口中點(diǎn)擊Tools→LibraryManager。選擇選擇File→New→Library命令，彈出“NewLibrary”對(duì)話框，輸入“OPA_SAMPLE”，并選擇“Attachtoanexistingtechfile”關(guān)聯(lián)至SMIC18工藝庫(kù)文件。關(guān)聯(lián)工藝庫(kù)芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第14頁(yè)/共46頁(yè)4.2.2電路圖繪制選擇File→New→Cellview命令，彈出“Cellview”對(duì)話框，輸入“fold”，點(diǎn)擊ＯＫ按鈕，之后可打開原理圖繪制界面。創(chuàng)建電路圖芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第15頁(yè)/共46頁(yè)4.2.2電路圖繪制進(jìn)入原理圖設(shè)計(jì)界面后，按下“I”鍵，從工藝庫(kù)“smic18mmrf”中調(diào)用n18、p18和電容“MIM”，注意，在選擇器件時(shí)需要點(diǎn)擊右邊的“symbol”選項(xiàng)，然后根據(jù)之前的分析設(shè)置參數(shù)值，如后續(xù)需要修改，單擊器件，按下“Ｑ”鍵即可。器件放置完成之后，按下“Ｗ”鍵給器件之間進(jìn)行連線，連接時(shí)請(qǐng)不要漏掉襯底，此外，在連接各個(gè)模塊電路時(shí)，可以使用“L”鍵給電壓打上標(biāo)簽輔助連接，以減少走線。最后按下“P”鍵設(shè)置端口，便于后面設(shè)置電路激勵(lì)。芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第16頁(yè)/共46頁(yè)4.2.2電路圖繪制為了方便后續(xù)仿真，需要為運(yùn)放建立一個(gè)symbol，從工具欄中選擇Create→Cellview→FromCellview命令，彈出“CreateCellview”對(duì)話框，點(diǎn)擊OK按鈕，設(shè)置對(duì)應(yīng)端口，點(diǎn)擊OK按鈕，完成symbol的建立symbol原理圖芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第17頁(yè)/共46頁(yè)4.2.2電路圖繪制為運(yùn)放設(shè)置負(fù)載電容，從analogLib庫(kù)中調(diào)用兩個(gè)cap電容，大小設(shè)置為6pF，負(fù)載設(shè)置完成后，點(diǎn)擊工作欄中的“CheckandSave”對(duì)電路進(jìn)行檢查并保存測(cè)試電路。測(cè)試電路圖芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第18頁(yè)/共46頁(yè)4.2.3仿真驗(yàn)證搭建完電路之后，對(duì)電路進(jìn)行仿真測(cè)試，選擇Launch→ADEL命令，彈出“AnalogDesignEnvironment”對(duì)話框，在工具欄中選擇Setup→Stimuli為該測(cè)試電路設(shè)置輸入激勵(lì)。芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第19頁(yè)/共46頁(yè)4.2.3仿真驗(yàn)證進(jìn)行直流工作點(diǎn)仿真，在ADEL的界面中選擇Analysis→Choose命令，選擇“dc”進(jìn)行直流仿真，在仿真設(shè)置中勾選“SaveDCOperatingPoint”以保存靜態(tài)工作點(diǎn)在仿真環(huán)境中，選擇Results→Anotate→DCOperatingpoints，在電路中即可顯示每一個(gè)MOS管的靜態(tài)工作點(diǎn)數(shù)值DC仿真設(shè)置芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第20頁(yè)/共46頁(yè)4.2.3仿真驗(yàn)證接下來需要進(jìn)行交流仿真，在ADEL的界面中選擇Analysis→Choose命令，選擇“ac”進(jìn)行ac交流仿真。設(shè)置掃描開始頻率“1Hz”和結(jié)束頻率“1GHz”，其余設(shè)置保持默認(rèn)即可ac仿真設(shè)置芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第21頁(yè)/共46頁(yè)4.2.3仿真驗(yàn)證仿真結(jié)束后，選擇Results→DirectPlot→MainForm命令，彈出對(duì)話框。首先選擇“db20”然后點(diǎn)擊輸出端“VOUTP”，再選擇“Phase”，繼續(xù)點(diǎn)擊輸出端“VOUTP”，得到幅頻以及相頻曲線。MainForm仿真設(shè)置芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第22頁(yè)/共46頁(yè)4.2.3仿真驗(yàn)證仿真之后，點(diǎn)擊曲線按下“M”鍵即可顯示點(diǎn)的坐標(biāo)，雙擊該點(diǎn)，可以輸入坐標(biāo)值使得點(diǎn)進(jìn)行跳轉(zhuǎn)。中頻增益區(qū)打點(diǎn)可得中頻增益78.03dB，任意打點(diǎn)并雙擊，定位到Ｙ軸0dB處可得到單位增益帶寬57.9848ＭＨｚ，在相位裕度曲線上打點(diǎn)，定位到Ｘ軸的單位增益帶寬點(diǎn)處，可得相位裕度75.83°ac仿真結(jié)果芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第23頁(yè)/共46頁(yè)4.2.3仿真驗(yàn)證接下來進(jìn)行瞬態(tài)仿真，在仿真設(shè)置中選擇“tran”進(jìn)行瞬態(tài)仿真，在“StopTime”欄中輸入仿真結(jié)束時(shí)間“1ms”，“AccuracyDefaults”為仿真準(zhǔn)確度設(shè)置，“conservative”“moderate”“l(fā)iberal”準(zhǔn)確度逐漸遞減，我們選擇最高的仿真準(zhǔn)確度“conservative”瞬態(tài)仿真設(shè)置芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第24頁(yè)/共46頁(yè)4.2.3仿真驗(yàn)證仿真結(jié)束后，在仿真環(huán)境界面選擇Results→DirectPlot→MainForm命令，保持默認(rèn)設(shè)置之后直接點(diǎn)擊兩個(gè)輸出端“VOUTP”和“VOUTN”，即可得到瞬態(tài)仿真結(jié)果瞬態(tài)仿真結(jié)果芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第25頁(yè)/共46頁(yè)4.2.3仿真驗(yàn)證建立壓擺率的仿真電路圖，從analogLib庫(kù)中選擇電阻res和電容cap，電阻值設(shè)置為10MΩ，電容值設(shè)置為10pF將激勵(lì)設(shè)置成方波信號(hào)選擇“tran”進(jìn)行瞬態(tài)仿真，在“StopTime”欄中輸入仿真時(shí)間200μs，仿真準(zhǔn)確度選擇最高準(zhǔn)確度“conservative”壓擺率測(cè)試電路芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第26頁(yè)/共46頁(yè)4.2.3仿真驗(yàn)證仿真結(jié)束后，選擇Results→DirectPlot→MainForm命令，彈出對(duì)話框，在Select中選擇DifferentialNets。分別點(diǎn)擊兩個(gè)輸出端口。在仿真結(jié)果中按下“Ｍ”鍵進(jìn)行打點(diǎn)，并雙擊所打的點(diǎn)根據(jù)擺率計(jì)算公式求出擺率壓擺率仿真結(jié)果芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第27頁(yè)/共46頁(yè)4.2.3仿真驗(yàn)證共模抑制比仿真需要兩個(gè)電路，即差模放大電路和共模放大電路，需要注意，兩個(gè)電路的激勵(lì)需單獨(dú)設(shè)置，不可共用。差模放大電路激勵(lì)設(shè)置請(qǐng)參照交流仿真，共模放大電路中，輸入信號(hào)Ｖ的激勵(lì)設(shè)置如圖所示，其余設(shè)置與差模放大電路一致。共模抑制比測(cè)試電路芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第28頁(yè)/共46頁(yè)共模放大電路激勵(lì)設(shè)置4.2.3仿真驗(yàn)證在輸出結(jié)果的界面中，先選中差模增益特性曲線，點(diǎn)擊Tools中的Calculator，自動(dòng)彈出計(jì)算器對(duì)話框，之后回到仿真結(jié)果界面，再選中共模增益特性曲線，之后和之前一樣點(diǎn)擊Tools中的Calculator。最后直接點(diǎn)擊計(jì)算器中的“-”運(yùn)算符，得到差模增益與共模增益的差值，并將結(jié)果進(jìn)行“plot”，可以通過輸出的曲線得到共模抑制比共模抑制比仿真結(jié)果芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第29頁(yè)/共46頁(yè)4.2.3仿真驗(yàn)證電源抑制比仿真需要兩個(gè)電路，即差模放大電路和電源放大電路，參照共模抑制比仿真搭建測(cè)試電路差模放大電路激勵(lì)設(shè)置請(qǐng)參照交流仿真與瞬態(tài)仿真的內(nèi)容，電源放大電路中，其輸入端接共模信號(hào)“Ｖ”，電源上接交流電源“VDD_1”電源放大電路激勵(lì)設(shè)置芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第30頁(yè)/共46頁(yè)4.2.3仿真驗(yàn)證在輸出結(jié)果的界面中，先選中差模增益特性曲線，點(diǎn)擊Tools中的Calculator，自動(dòng)彈出計(jì)算器對(duì)話框，之后回到仿真結(jié)果界面，再選中電源增益特性曲線，之后和之前一樣點(diǎn)擊Tools中的Calculator。最后直接點(diǎn)擊計(jì)算器中的“-”運(yùn)算符，得到差模增益與電源增益的差值，并將結(jié)果進(jìn)行“plot”，可以通過輸出的曲線得到電源抑制比電源抑制比仿真結(jié)果芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第31頁(yè)/共46頁(yè)4.2.3仿真驗(yàn)證進(jìn)行噪聲性能仿真需要在analogLib中調(diào)用“port”和“ideal_balun”，“port”器件可用于模擬噪聲輸入和輸出端口，“port0”作為輸入端的正弦信號(hào)，Sourcetype設(shè)置為sine信號(hào)，電阻、頻率和幅值分別設(shè)置為50Ω、10kHz和1mVport以及VIN參數(shù)設(shè)置芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第32頁(yè)/共46頁(yè)4.2.3仿真驗(yàn)證搭建好測(cè)試電路，需要注意“ideal_balun”的方向。在仿真環(huán)境中選擇“noise”進(jìn)行噪聲性能仿真。噪聲性能仿真電路芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第33頁(yè)/共46頁(yè)4.2.3仿真驗(yàn)證設(shè)定好頻率范圍之后，在OutputNoise一欄中，點(diǎn)擊“Select”，在電路中選擇port1，在InputNoise一欄中，點(diǎn)擊“Select，在電路中選擇port0仿真結(jié)束后，選擇Results→DirectPlot→MainForm命令，在noise分別選擇“InputNoise”和“V/sqrt(Hz)”，最后點(diǎn)擊plot按鈕噪聲特性仿真設(shè)置（左）輸出設(shè)置（右）芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第34頁(yè)/共46頁(yè)4.2.3仿真驗(yàn)證得到輸出結(jié)果，在帶寬內(nèi)等效輸入噪聲為12.68nV/sqrt(Hz)噪聲特性仿真結(jié)果芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第35頁(yè)/共46頁(yè)4.3.1開關(guān)電容積分器開關(guān)電容積分器是一種離散型積分器，利用周期翻轉(zhuǎn)的電容形成等效電阻，實(shí)現(xiàn)模擬信號(hào)的離散處理，具有準(zhǔn)確的頻率響應(yīng)，并且與CMOS工藝有較好的兼容性。原理圖如圖所示，其中CLK1與CLK2為兩相不交疊時(shí)鐘，且與共模反饋電路時(shí)鐘一致，C1為積分電容；C2為采樣電容。開關(guān)電容積分器原理圖芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第36頁(yè)/共46頁(yè)4.3.1開關(guān)電容積分器開關(guān)電容積分器是一種離散型積分器，利用周期翻轉(zhuǎn)的電容形成等效電阻，實(shí)現(xiàn)模擬信號(hào)的離散處理，具有準(zhǔn)確的頻率響應(yīng)，并且與CMOS工藝有較好的兼容性。原理圖如圖所示，其中CLK1與CLK2為兩相不交疊時(shí)鐘，且與共模反饋電路時(shí)鐘一致，C1為積分電容；C2為采樣電容。開關(guān)電容積分器原理圖芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第37頁(yè)/共46頁(yè)4.3.1開關(guān)電容積分器在電路設(shè)計(jì)中，要實(shí)現(xiàn)該結(jié)構(gòu)，首先需要設(shè)計(jì)一個(gè)CMOS開關(guān)為了方便引用，我們將其封裝成一個(gè)symbol在原先電路中調(diào)用開關(guān)、電容等器件，連接出如圖所示的閉環(huán)積分器電路。其中，采樣電容為1pF，積分電容為500pFCMOS開關(guān)電路圖、symbol和閉環(huán)積分器電路圖芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第38頁(yè)/共46頁(yè)4.3.2瞬態(tài)特性仿真和頻率特性仿真為了驗(yàn)證積分器功能，可以輸入方波，觀察輸出是否為三角波。激勵(lì)設(shè)置如下：瞬態(tài)特性仿真激勵(lì)設(shè)置芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第39頁(yè)/共46頁(yè)4.3.2瞬態(tài)特性仿真和頻率特性仿真進(jìn)行瞬態(tài)仿真，在仿真設(shè)置中選擇“tran”進(jìn)行瞬態(tài)仿真，在“StopTime”欄中輸入仿真結(jié)束時(shí)間“2ms”，“AccuracyDefaults”中選擇“conservative”仿真結(jié)束后，選擇Results→DirectPlot→MainForm命令，彈出對(duì)話框，在Select中選擇DifferentialNets。分別點(diǎn)擊兩個(gè)輸入端口以及兩個(gè)輸出端口。瞬態(tài)特性仿真結(jié)果芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第40頁(yè)/共46頁(yè)4.3.2瞬態(tài)特性仿真和頻率特性仿真為了能夠清楚觀察到頻譜，我們將輸入信號(hào)更換為幅值略大一些的差分正弦信號(hào)，設(shè)置如下：芯片設(shè)計(jì)——CMOS模擬集成電路設(shè)計(jì)與仿真實(shí)例：基于CadenceIC617第41頁(yè)/共46頁(yè)頻率特性仿真激勵(lì)設(shè)置4.3.2瞬態(tài)特性仿真和頻率特性仿真進(jìn)行瞬態(tài)仿真，在仿真設(shè)置中選擇“tran”進(jìn)行瞬態(tài)仿真，在“StopTime”欄中輸入仿真結(jié)束時(shí)間“1.6ms”，“AccuracyDefaults”中選擇“conservative”仿真結(jié)束后，選擇Results→DirectPlot→MainForm命令，彈出對(duì)話框，在Select中選擇Different