《 FPGA應(yīng)用技術(shù)及實踐 》 綜合測試題4_第1頁
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文檔簡介

綜合試題四3．EDA設(shè)計輸入主要包括圖形輸入、和硬件描述語言文本輸入。4．時序仿真是在設(shè)計輸入完成之后，選擇具體器6．圖形文件設(shè)計結(jié)束后一定要通過.編8．MAX+PLUS的文本文件類型是（后綴名）9．在PC上利用VHDL進行項目設(shè)計，不允許在安裝目錄下進行，必須在根A.仿真器B.綜合器C.適配器D.下載器A.CreatedefaultsymbolB.SimulatorC.CompilerD.TimA.IEEEB.STDC.WORKD.PACKA.變量賦值B.信號賦值C.PROCESS語句D.clock’EVENTANDclock=’0’？（極大的靈活性和通用性，使用方便，開發(fā)效率高，這類器件通常稱為可編程？（？（？（PORT(in0,in1,sel:INSTD_ENDonebitadder;ARCHITECTUREdataflowOFonebitaddcount<=(xANDy)OR(xANDcin)OR(yANDcENDfourbitadder;ARCHITECTUREhaverOFfourbitadderISU0:onebitadderPORTMAP(x(0),y(0),d(0),sum(0),d(1U1:onebitadderPORTMAP(x(1),y(1),d(1),sum(1),d(U2:onebitadderPORTMAP(x(2),y(2),d(2),sum(2),d(3U3:onebitadderPORTMAP(x(3),y(3),d(3),sum(3),d(4USEIEEE.STD_LOGIC_UNSIGNARCHITECTUREbehavOFCNT1）；4.如圖所示的是4選1多路選擇器，試分別用IF_THEN語句和CA選擇控制的信號s1和s0的數(shù)據(jù)類型為STD_LOGIuseieee.std_logic_1port(a,b,c,d,s1,s0:instd_logic;archirtecturebehavofsel4isbeginprocess(s)beginifs=“00”theny<=a;elsifs=“01”theny<=b;elsifs=“10”theny<=c;elsifs=“11”theny<=d;endif;useieee.std_logic_port(a,b,c,d,s1,s0:instd_logic;

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