杭州電子科技大學EDA技術與FPGA2005上學期B卷答卷

杭州電子科技大學學生考試卷〔B〕卷考試課程EDA技術與VHDL考試日期年月日成績參考答卷課程號B0405010教師號任課教師姓名曾毓考生姓名學號〔8位〕年級專業(yè)一、單項選擇題：〔20分〕IP核在EDA技術和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實現(xiàn)該功能塊的具體電路的IP核為__________。DA.瘦IPB.固IPC.胖IPD.都不是綜合是EDA設計流程的關鍵步驟，在下面對綜合的描述中，_________是錯誤的。D綜合就是把抽象設計層次中的一種表示轉(zhuǎn)化成另一種表示的過程；綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA/CPLD的根本結構相映射的網(wǎng)表文件；為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束；綜合可理解為一種映射過程，并且這種映射關系是唯一的，即綜合結果是唯一的。大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，以下對FPGA結構與工作原理的描述中，正確的選項是__C__。FPGA全稱為復雜可編程邏輯器件；FPGA是基于乘積項結構的可編程邏輯器件；基于SRAM的FPGA器件，在每次上電后必須進行一次配置；在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結構。進程中的信號賦值語句，其信號更新是___C____。按順序完成；比變量更快完成；在進程的最后完成；都不對。VHDL語言是一種結構化設計語言；一個設計實體〔電路模塊〕包括實體與結構體兩局部，結構體描述___________。B器件外部特性；器件的內(nèi)部功能；器件的綜合約束；器件外部特性與內(nèi)部功能。不完整的IF語句，其綜合結果可實現(xiàn)________。A A.時序邏輯電路 B.組合邏輯電路 C.雙向電路 D.三態(tài)控制電路子系統(tǒng)設計優(yōu)化，主要考慮提高資源利用率減少功耗〔即面積優(yōu)化〕，以及提高運行速度〔即速度優(yōu)化〕；指出以下哪些方法是面積優(yōu)化_________。B ①流水線設計 ②資源共享 ③邏輯優(yōu)化 ④串行化 ⑤存放器配平 ⑥關鍵路徑法A.①③⑤ B.②③④C.②⑤⑥ D.①④⑥以下標識符中，__________是不合法的標識符。BA.State0 B.9moon C.Not_Ack_0 D.signall關于VHDL中的數(shù)字，請找出以下數(shù)字中最大的一個：__________。A2#1111_1110#8#276#10#170#16#E#E110．以下EDA軟件中，哪一個不具有邏輯綜合功能：________。BMax+PlusIIModelSimQuartusIISynplify第1頁共5頁二、EDA名詞解釋，寫出以下縮寫的中文〔或者英文〕含義：〔14分〕LPM 參數(shù)可定制宏模塊庫RTL 存放器傳輸級UART 串口〔通用異步收發(fā)器〕ISP 在系統(tǒng)編程IEEE 電子電氣工程師協(xié)會ASIC 專用集成電路LAB 邏輯陣列塊三、VHDL程序填空：〔10分〕LIBRARYIEEE; --8位分頻器程序設計USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYPULSEISPORT(CLK :INSTD_LOGIC;D :INSTD_LOGIC_VECTOR(7DOWNTO0);FOUT :OUTSTD_LOGIC);END;ARCHITECTUREoneOFPULSEISSIGNALFULL:STD_LOGIC;BEGIN P_REG:PROCESS(CLK) VARIABLECNT8:STD_LOGIC_VECTOR(7DOWNTO0); BEGIN IFCLK’EVENTANDCLK=‘1’ IFCNT8="11111111"THEN CNT8:=D;--當CNT8計數(shù)計滿時，輸入數(shù)據(jù)D被同步預置給計數(shù)器CNT8 FULL<='1';--同時使溢出標志信號FULL輸出為高電平 ELSECNT8:=CNT8+1;--否那么繼續(xù)作加1計數(shù) FULL<='0';--且輸出溢出標志信號FULL為低電平 ENDIF; ENDIF; ENDPROCESSP_REG; P_DIV:PROCESS(FULL) VARIABLECNT2:STD_LOGIC; BEGIN IFFULL'EVENTANDFULL='1'THEN CNT2<=NOTCNT2;--如果溢出標志信號FULL為高電平，D觸發(fā)器輸出取反 IFCNT2='1'THENFOUT<='1'; ELSE FOUT<='0'; ENDIF; ENDIF;ENDPROCESSP_DIV;END;四、VHDL程序改錯：〔10分〕01 LIBRARYIEEE;02 USEIEEE.STD_LOGIC_1164.ALL;03 USEIEEE.STD_LOGIC_UNSIGNED.ALL;04 ENTITYLED7CNTIS05 PORT(CLR :INSTD_LOGIC;06 CLK:INSTD_LOGIC;07 LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0));08 ENDLED7CNT;09 ARCHITECTUREoneOFLED7CNTIS10 SIGNALTMP:STD_LOGIC_VECTOR(3DOWNTO0);11 BEGIN12 CNT:PROCESS(CLR,CLK)13 BEGIN14 IFCLR='1'THEN15 TMP<=0;16 ELSEIFCLK'EVENTANDCLK='1'THEN17 TMP<=TMP+1;18 ENDIF;19 ENDPROCESS;20 OUTLED:PROCESS(TMP)21 BEGIN22 CASETMPIS23 WHEN"0000"=>LED7S<="0111111";24 WHEN"0001"=>LED7S<="0000110";25 WHEN"0010"=>LED7S<="1011011";26 WHEN"0011"=>LED7S<="1001111";27 WHEN"0100"=>LED7S<="1100110";28 WHEN"0101"=>LED7S<="1101101";29 WHEN"0110"=>LED7S<="1111101";30 WHEN"0111"=>LED7S<="0000111";31 WHEN"1000"=>LED7S<="1111111";32 WHEN"1001"=>LED7S<="1101111";33 WHENOTHERS=>LED7S<=(OTHERS=>'0');34 ENDCASE;35 ENDPROCESS;36 ENDone;在程序中存在兩處錯誤，試指出，并說明理由：提示：在MAX+PlusII10.2上編譯時報出的第一條錯誤為：Error:Line15:File***/led7cnt.vhd:Typeerror:typeinwaveformelementmustbe“std_logic_vector”第15行，錯誤：整數(shù)0不能直接賦值給TMP矢量改正：TMP<=(OTHERS=>‘0’);第16行，錯誤：ELSEIF缺少一條對應的ENDIF語句改正：將ELSEIF改為關鍵字ELSIF第2頁共5頁五、VHDL程序設計：〔16分〕設計一數(shù)據(jù)選擇器MUX,其系統(tǒng)模塊圖和功能表如以下圖所示。試采用下面三種方式中的兩種來描述該數(shù)據(jù)選擇器MUX的結構體。(a)用if語句。(b)用case語句。(c)用whenelse語句。Libraryieee;Useieee.std_logic_1164.all;Entitymymuxis Port( sel:instd_logic_vector(1downto0); --選擇信號輸入 Ain,Bin:instd_logic_vector(1downto0); --數(shù)據(jù)輸入 Cout:outstd_logic_vector(1downto0));Endmymux;ArchitectureoneofmymuxisBegin Process(sel,ain,bin) Begin Ifsel=“00” Elsifsel=“01” Elsifsel=“10” Elsecout<=notbin; Endif; Endprocess;Endone;ArchitecturetwoofmymuxisBegin Process(sel,ain,bin) Begin Caseselis when“00” when“01” when“10” whenothers=>cout<=notbin; Endcase; Endprocess;Endtwo;ArchitecturethreeofmymuxisBegin Cout<=ainandbinwhensel=“00” Ainxorbinwhensel=“01” Notainwhensel=“10”Endthree;六、根據(jù)原理圖寫出相應的VHDL程序：〔10分〕Libraryieee;Useieee.std_logic_1164.all;Entitymyciris Port(A,B,clk:instd_logic; Qout:outstd_logic);Endmycir;Architecturebehaveofmyciris Signalta,tb,tc;Begin tc<=tanandtb; Process(clk) Begin Ifclk’eventandclk=‘1’ Ta<=A; Tb<=B; Endif; Endprocess; Process(clk,tc) Begin Ifclk=‘1’ Qout<=c; Endif; Endprocess;Endbehave;第3頁共5頁七、綜合題：〔20分〕根據(jù)如下所示狀態(tài)圖及其狀態(tài)機結構圖，答復以下問題1.試判斷該狀態(tài)機類型，并說明理由。改狀態(tài)機可以為mealy型狀態(tài)機，當輸入ina變化時可影響輸出outa立即變化2.請問如何消除狀態(tài)機輸出信號毛刺？試列出至少兩種方法，并說明理由。方法1，添加輔助進程對輸出數(shù)據(jù)進行鎖存方法2，將雙進程狀態(tài)機改寫為單進程狀態(tài)機，其輸出也是鎖存過了，故能消除毛刺方法3，使用狀態(tài)位直接輸出型狀態(tài)機編碼方式，其輸出直接由當前狀態(tài)輸出，也沒有毛刺3.試由b、c兩圖中任選一圖寫出其完整的VHDL程序。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYEX7IS PORT( CLK,RESET :INSTD_LOGIC; INA :INSTD_LOGIC_VECTOR(2DOWNTO0); OUTA :OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDEX7;--MOORE型狀態(tài)機ARCHITECTUREONEOFEX7IS TYPE SIGNALC_ST:STATE;BEGIN PROCESS(CLK,RESET,INA) BEGIN IFRESET='1'THENC_ST<=S0;OUTA<=(OTHERS=>'0'); ELSIFRISING_EDGE(CLK)THEN CASEC_STIS WHENS0=> IFINA="101"THENOUTA<="0010"; ELSIFINA="111"THENOUTA<="1100"; ENDIF; C_ST<=S1; WHENS1=> IFINA="000"THENC_ST<=S1; ELSIFINA="110"THENC_ST<=S2; ENDIF; OUTA<="1001"; WHENS2=> IFINA="100"THENC_ST<=S2; ELSIFINA="011"THENC_ST<=S1; ELSEC_ST<=S3;ENDIF; OUTA<="1111"; WHENS3=> IFINA="101"THENOUTA<="1101"; ELSIFINA="011"THENOUTA<="1110"; ENDIF; C_ST<=S3; WHENOTHERS=>C_ST<=S0; OUTA<=(OTHERS=>'0'); ENDCASE; ENDIF; ENDPROCESS;ENDONE;--MEALY型狀態(tài)機ARCHITECTURETWOOFEX7IS TYPE SIGNALC_ST,N_ST:STATE;BEGINREG:PROCESS(CLK,RESET) BEGIN IFRESET='1'THENC_ST<=S0; ELSIFCLK'EVENTANDCLK='1'THEN C_ST<=N_ST;ENDIF; ENDPROCESS;COM:PROCESS(C_ST,INA) BEGIN CASEC_STIS WHENS0=> N_ST<=S1; IFINA="101"THENOUTA<="0010"; ELSIFINA="111"THENOUTA<="1100"; ELSEOUTA<="0000";ENDIF; WHENS1=> OUTA<="1001"; IFINA="000"THENN_ST<=S1; ELSIFINA="110"THENN_ST<=S2; ELSEN_ST<=S1;ENDIF; WHENS2=> OUTA<="1111"; IFINA="100"THENN_ST<=S2; ELSIFINA="011"THENN_ST<=S1; ELSEN_ST<=S3;ENDIF; WHENS3=> IFINA="101"THENOUTA<="1101"; ELSIFINA="011"THENOUTA<="1110"; ELSEOUTA<="0000";ENDIF; N_ST<=S3; WHENOTHERS=>N_ST<=S0; OUTA<=(OTHERS=>'0'); ENDCASE; ENDPROCESS;ENDTWO;第4頁共5頁4.一個簡單的波形發(fā)生器的數(shù)字局部系統(tǒng)框圖如以下圖所示：圖中DOWNCNT、MYROM都是在MAX+PlusII中使用MegaWizard調(diào)用的LPM模塊，其VHDL描述中Entity局部分別如下：ENTITYDOWNCNTIS P