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EDA技術(shù)實用教程第4章VHDL設(shè)計初步第1頁4.1多路選擇器VHDL描述

KX康芯科技4.1.12選1多路選擇器VHDL描述

圖4-1mux21a實體

第2頁4.1多路選擇器VHDL描述

KX康芯科技4.1.12選1多路選擇器VHDL描述

圖4-2mux21a結(jié)構(gòu)體

第3頁4.1多路選擇器VHDL描述

KX康芯科技4.1.12選1多路選擇器VHDL描述

【例4-1】ENTITYmux21aISPORT(a,b:INBIT;s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINy<=aWHENs='0'ELSEb;ENDARCHITECTUREone;第4頁4.1多路選擇器VHDL描述

KX康芯科技4.1.12選1多路選擇器VHDL描述

【例4-2】ENTITYmux21aISPORT(a,b:INBIT;s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISSIGNALd,e:BIT;BEGINd<=aAND(NOTS);e<=bANDs;y<=dORe;

ENDARCHITECTUREone;

第5頁4.1多路選擇器VHDL描述

KX康芯科技4.1.12選1多路選擇器VHDL描述

【例4-3】ENTITYmux21aISPORT(a,b,s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINPROCESS(a,b,s)BEGINIFs='0'THENy<=a;ELSEy<=b;ENDIF;ENDPROCESS;ENDARCHITECTUREone;第6頁4.1多路選擇器VHDL描述

KX康芯科技4.1.12選1多路選擇器VHDL描述

圖4-3mux21a功效時序波形

第7頁4.1多路選擇器VHDL描述

KX康芯科技4.1.2相關(guān)語句結(jié)構(gòu)和語法說明

【例4-4】ENTITYe_nameISPORT(p_name:port_mdata_type;...p_namei:port_midata_type);ENDENTITYe_name;1.實體表示2.實體名3.端口語句和端口信號名第8頁4.1多路選擇器VHDL描述

KX康芯科技4.1.2相關(guān)語句結(jié)構(gòu)和語法說明

4.端口模式IN輸入端口，定義通道為單向只讀模式

OUT輸出端口，定義通道為單向輸出模式INOUT定義通道確定為輸入輸出雙向端口BUFFER緩沖端口，其功效與INOUT類似第9頁4.1多路選擇器VHDL描述

KX康芯科技4.1.2相關(guān)語句結(jié)構(gòu)和語法說明

5.數(shù)據(jù)類型6.結(jié)構(gòu)體表示【例4-5】ARCHITECTUREarch_nameOFe_nameIS[說明語句]BEGIN(功效描述語句)ENDARCHITECTUREarch_name；

第10頁4.1多路選擇器VHDL描述

KX康芯科技4.1.2相關(guān)語句結(jié)構(gòu)和語法說明

7.賦值符號和數(shù)據(jù)比較符號賦值符

“<=”

表式中等號“=”沒有賦值含義，只是一個數(shù)據(jù)比較符號。

IFaTHEN...--注意，a數(shù)據(jù)類型必須是booleanIF(s1='0')AND(s2='1')OR(c<b+1)THEN..

第11頁4.1多路選擇器VHDL描述

KX康芯科技4.1.2相關(guān)語句結(jié)構(gòu)和語法說明

8.邏輯操作符AND、OR、NOT9.條件語句IF_THEN_ELSEIF語句必須以語句“ENDIF；”結(jié)束

第12頁4.1多路選擇器VHDL描述

KX康芯科技4.1.2相關(guān)語句結(jié)構(gòu)和語法說明

10.WHEN_ELSE條件信號賦值語句賦值目標<=表示式WHEN賦值條件ELSE表示式WHEN賦值條件ELSE...表示式

；

z<=aWHENp1='1'ELSEbWHENp2='1'ELSEc;

第13頁4.1多路選擇器VHDL描述

KX康芯科技4.1.2相關(guān)語句結(jié)構(gòu)和語法說明

11.進程語句和次序語句在一個結(jié)構(gòu)體中能夠包含任意個進程語句結(jié)構(gòu)，全部進程語句都是并行語句，而由任一進程PROCESS引導語句（包含在其中語句）結(jié)構(gòu)屬于次序語句。

12.文件取名和存盤第14頁4.2存放器描述及其VHDL語言現(xiàn)象

4.2.1D觸發(fā)器VHDL描述

KX康芯科技【例4-6】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDFF1ISPORT(CLK:INSTD_LOGIC;D:INSTD_LOGIC;Q:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFDFF1ISSIGNALQ1:STD_LOGIC;--類似于在芯片內(nèi)部定義一個數(shù)據(jù)暫存節(jié)點BEGINPROCESS(CLK,Q1)BEGINIFCLK'EVENTANDCLK='1'THENQ1<=D;ENDIF;ENDPROCESS;Q<=Q1;--將內(nèi)部暫存數(shù)據(jù)向端口輸出（雙橫線--是注釋符號）

ENDbhv;

圖4-4D觸發(fā)器圖4-4D觸發(fā)器第15頁KX康芯科技4.2存放器描述及其VHDL語言現(xiàn)象

4.2.2VHDL描述語言現(xiàn)象說明

圖4-4D觸發(fā)器1.標準邏輯位數(shù)據(jù)類型STD_LOGIC

BIT數(shù)據(jù)類型定義：TYPEBITIS('0','1');--只有兩種取值

STD_LOGIC數(shù)據(jù)類型定義：TYPESTD_LOGICIS('U','X','0','1','Z','W','L','H','-');第16頁KX康芯科技4.2存放器描述及其VHDL語言現(xiàn)象

4.2.2VHDL描述語言現(xiàn)象說明

圖4-4D觸發(fā)器2.設(shè)計庫和標準程序包LIBRARYWORK;LIBRARYSTD;USESTD.STANDARD.ALL;使用庫和程序包普通定義表式是：LIBRARY<設(shè)計庫名>;USE<設(shè)計庫名>.<程序包名>.ALL;

第17頁KX康芯科技4.2存放器描述及其VHDL語言現(xiàn)象

4.2.2VHDL描述語言現(xiàn)象說明

圖4-4D觸發(fā)器3.信號定義和數(shù)據(jù)對象“CLK'EVENTANDCLK='1'”

“SIGNALQ1：STD_LOGIC；”

4.上升沿檢測表式和信號屬性函數(shù)EVENT

<信號名>'EVENT第18頁KX康芯科技5.不完整條件語句與時序電路【例4-7】ENTITYCOMP_BADISPORT(a1，b1:INBIT;q1:OUTBIT);END;ARCHITECTUREoneOFCOMP_BADISBEGINPROCESS(a1,b1)BEGINIFa1>b1THENq1<='1';ELSIFa1<b1THENq1<='0';--未提及當a1=b1時，q1作何操作ENDIF;ENDPROCESS;END;第19頁KX康芯科技5.不完整條件語句與時序電路4.2.2VHDL描述語言現(xiàn)象說明

4.2存放器描述及其VHDL語言現(xiàn)象

圖4-5例4-7電路圖（Synplify綜合）

第20頁KX康芯科技5.不完整條件語句與時序電路4.2.2VHDL描述語言現(xiàn)象說明

4.2存放器描述及其VHDL語言現(xiàn)象

圖4-6例4-8電路圖（Synplify綜合）

【例4-8】...IFa1>b1THENq1<='1';ELSEq1<='0';ENDIF;...第21頁KX康芯科技4.2.3實現(xiàn)時序電路VHDL不一樣表述

4.2存放器描述及其VHDL語言現(xiàn)象

【例4-9】...PROCESS(CLK)BEGINIFCLK'EVENTAND(CLK='1')AND(CLK'LAST_VALUE='0')THENQ<=D;--確保CLK改變是一次上升沿跳變ENDIF;ENDPROCESS;第22頁KX康芯科技4.2.3實現(xiàn)時序電路VHDL不一樣表述

4.2存放器描述及其VHDL語言現(xiàn)象

【例4-10】...PROCESS(CLK)BEGINIFCLK='1'ANDCLK'LAST_VALUE='0'--同例3-9THENQ<=D;ENDIF;ENDPROCESS;

第23頁KX康芯科技【例4-11】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDFF3ISPORT(CLK，D:INSTD_LOGIC;Q:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFDFF3ISSIGNALQ1:STD_LOGIC;BEGINPROCESS(CLK)BEGINIFrising_edge(CLK)--必須打開STD_LOGIC_1164程序包

THENQ1<=D;ENDIF;ENDPROCESS;Q<=Q1;--在此，賦值語句能夠放在進程外，作為并行賦值語句END;第24頁KX康芯科技4.2.3實現(xiàn)時序電路VHDL不一樣表述

4.2存放器描述及其VHDL語言現(xiàn)象

【例4-12】...PROCESSBEGINwaituntilCLK='1';--利用wait語句Q<=D;ENDPROCESS;

第25頁KX康芯科技4.2.3實現(xiàn)時序電路VHDL不一樣表述

【例4-13】...PROCESS(CLK)BEGINIFCLK='1'THENQ<=D;--利用進程開啟特征產(chǎn)生對CLK邊緣檢測ENDIF;ENDPROCESS;

圖4-7例4-13時序波形

第26頁KX康芯科技4.2.3實現(xiàn)時序電路VHDL不一樣表述

【例4-14】...PROCESS(CLK，D)BEGINIFCLK='1'--電平觸發(fā)型存放器THENQ<=D;ENDIF;ENDPROCESS;圖4-8例4-14時序波形

第27頁KX康芯科技4.2.4異步時序電路設(shè)計

【例4-15】...ARCHITECTUREbhvOFMULTI_DFFISSIGNALQ1,Q2:STD_LOGIC;BEGINPRO1:PROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENQ1<=NOT(Q2ORA);ENDIF;ENDPROCESS;PRO2:PROCESS(Q1)BEGINIFQ1'EVENTANDQ1='1'THENQ2<=D;ENDIF;ENDPROCESS;QQ<=Q2;

...

第28頁KX康芯科技圖4-9例4-15綜合后電路（Synplify綜合）

4.2.4異步時序電路設(shè)計

4.2存放器描述及其VHDL語言現(xiàn)象

第29頁KX康芯科技圖4-10半加器h_adder電路圖及其真值表

4.3.1半加器描述

4.31位二進制全加器VHDL描述

第30頁KX康芯科技圖4-11全加器f_adder電路圖及其實體模塊

4.3.1半加器描述

4.31位二進制全加器VHDL描述

第31頁KX康芯科技4.3.1半加器描述

4.31位二進制全加器VHDL描述

【例4-16】LIBRARYIEEE;--半加器描述(1)：布爾方程描述方法USEIEEE.STD_LOGIC_1164.ALL;ENTITYh_adderISPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDENTITYh_adder;ARCHITECTUREfh1OFh_adderisBEGINso<=NOT(aXOR(NOTb));co<=aANDb;ENDARCHITECTUREfh1;第32頁KX康芯科技【例4-17】LIBRARYIEEE;--半加器描述(2)：真值表描述方法USEIEEE.STD_LOGIC_1164.ALL;ENTITYh_adderISPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDENTITYh_adder;ARCHITECTUREfh1OFh_adderisSIGNALabc:STD_LOGIC_VECTOR(1DOWNTO0);--定義標準邏輯位矢量數(shù)據(jù)類型BEGINabc<=a&b;--a相并b，即a與b并置操作PROCESS(abc)BEGINCASEabcIS--類似于真值表CASE語句WHEN"00"=>so<='0';co<='0';WHEN"01"=>so<='1';co<='0';WHEN"10"=>so<='1';co<='0';WHEN"11"=>so<='0';co<='1';WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDARCHITECTUREfh1;第33頁KX康芯科技4.3.1半加器描述

4.31位二進制全加器VHDL描述

【例4-18】LIBRARYIEEE;--或門邏輯描述USEIEEE.STD_LOGIC_1164.ALL;ENTITYor2aISPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDENTITYor2a；ARCHITECTUREoneOFor2aISBEGINc<=aORb;

ENDARCHITECTUREone;第34頁KX康芯科技【例4-19】LIBRARYIEEE;--1位二進制全加器頂層設(shè)計描述USEIEEE.STD_LOGIC_1164.ALL;ENTITYf_adderISPORT(ain，bin，cin:INSTD_LOGIC;cout，sum:OUTSTD_LOGIC);ENDENTITYf_adder;ARCHITECTUREfd1OFf_adderISCOMPONENTh_adder--調(diào)用半加器申明語句PORT(a，b:INSTD_LOGIC;co，so:OUTSTD_LOGIC);ENDCOMPONENT；COMPONENTor2aPORT(a，b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDCOMPONENT；SIGNALd，e，f:STD_LOGIC;--定義3個信號作為內(nèi)部連接線。BEGINu1:h_adderPORTMAP(a=>ain，b=>bin，co=>d，so=>e);--例化語句u2:h_adderPORTMAP(a=>e，b=>cin，co=>f，so=>sum);u3:or2aPORTMAP(a=>d，b=>f，c=>cout);

ENDARCHITECTUREfd1;第35頁KX康芯科技4.3.2CASE語句

4.31位二進制全加器VHDL描述

1.CASE語句CASE<表示式>ISWhen<選擇值或標識符>=><次序語句>;...;<次序語句>；When<選擇值或標識符>=><次序語句>;...;<次序語句>；...WHENOTHERS=><次序語句>;ENDCASE；

第36頁KX康芯科技4.3.2CASE語句

4.31位二進制全加器VHDL描述

2.標準邏輯矢量數(shù)據(jù)類型STD_LOGIC_VECTOR

STD_LOGIC

在使用STD_LOGIC_VECTOR中，必須注明其數(shù)組寬度，即位寬，如：B:OUTSTD_LOGIC_VECTOR(7DOWNTO0)；

或SIGNALA：STD_LOGIC_VECTOR(1TO4)

B<="01100010";--B(7)為'0'B(4DOWNTO1)<="1101";--B(4)為'1'B(7DOWNTO4)<=A;--B(6)等于A(2)

第37頁KX康芯科技4.3.2CASE語句

4.31位二進制全加器VHDL描述

3.并置操作符

SIGNALa:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALd:STD_LOGIC_VECTOR(1DOWNTO0);...a<='1'

'0'

d(1)

'1';--元素與元素并置，并置后數(shù)組長度為4...IFa

d="101011"THEN...–-在IF條件句中能夠使用并置符

第38頁KX康芯科技4.3.3全加器描述和例化語句

4.31位二進制全加器VHDL描述

COMPONENT元件名ISPORT(端口名表)；ENDCOMPONENT文件名；COMPONENTh_adderPORT(c，d:INSTD_LOGIC;e，f:OUTSTD_LOGIC);例化名:元件名PORTMAP([端口名=>]連接端口名,...);第39頁KX康芯科技4.4計數(shù)器設(shè)計

【例4-20】ENTITYCNT4ISPORT(CLK:INBIT;Q:BUFFERINTEGERRANGE15DOWNTO0);END;ARCHITECTUREbhvOFCNT4ISBEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENQ<=Q+1;ENDIF;ENDPROCESS;ENDbhv;

第40頁KX康芯科技4.4計數(shù)器設(shè)計

4.4.14位二進制加法計數(shù)器設(shè)計

表式Q<=Q+1右項與左項并非處于相同時刻內(nèi)，對于時序電路，除了傳輸延時外，前者結(jié)果出現(xiàn)于當前時鐘周期；后者，即左項要取得當前Q+1，需等候下一個時鐘周期。表面上，BUFFER含有雙向端口INOUT功效，但實際上其輸入功效是不完整，它只能將自己輸出信號再反饋回來，并不含有IN功效。注意第41頁KX康芯科技4.4計數(shù)器設(shè)計

4.4.2整數(shù)類型

Q:BUFFERINTEGERRANGE15DOWNTO0;1 十進制整數(shù)0 十進制整數(shù)35十進制整數(shù)10E3 十進制整數(shù)，等于十進制整數(shù)100016#D9# 十六進制整數(shù)，等于十六進制整數(shù)D9H8#720# 八進制整數(shù)，等于八進制整數(shù)720O2#11010010# 二進制整數(shù)，等于二進制整數(shù)11010010B整數(shù)常量書寫方式示例Q:BUFFERNATURALRANGE15DOWNTO0；

第42頁KX康芯科技4.4.3計數(shù)器設(shè)計其它表述方法

【例4-21】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT4ISPORT(CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));END;ARCHITECTUREbhvOFCNT4ISSIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENQ1<=Q1+1;ENDIF;ENDPROCESS;Q<=Q1;ENDbhv;第43頁KX康芯科技4.4計數(shù)器設(shè)計

4.4.3計數(shù)器設(shè)計其它表述方法

圖4-124位加法計數(shù)器RTL電路（Synplify綜合）

第44頁KX康芯科技4.4計數(shù)器設(shè)計

4.4.3計數(shù)器設(shè)計其它表述方法

圖4-134位加法計數(shù)器工作時序

第45頁KX康芯科技4.5普通加法計數(shù)器設(shè)計

【例4-22】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK,RST,EN:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT10;ARCHITECTUREbehavOFCNT10ISBEGINPROCESS(CLK,RST,EN)VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST=‘1’THENCQI:=(OTHERS=>‘0’);--計數(shù)器異步復位

ELSIFCLK‘EVENTANDCLK=’1‘THEN--檢測時鐘上升沿

接下頁

第46頁KX康芯科技4.5普通加法計數(shù)器設(shè)計

IFEN='1'THEN-檢測是否允許計數(shù)（同時使能）IFCQI<9THENCQI:=CQI+1;--允許計數(shù),

檢測是否小于9

ELSECQI:=(OTHERS=>‘0’);--大于9，計數(shù)值清零

ENDIF;ENDIF;ENDIF;IFCQI=9THENCOUT<='1';--計數(shù)大于9，輸出進位信號ELSECOUT<='0';ENDIF;CQ<=CQI;--將計數(shù)值向端口輸出ENDPROCESS;ENDbehav;

第47頁KX康芯科技4.5普通加法計數(shù)器設(shè)計

4.5.1相關(guān)語法說明

1.變量

VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0)

2.省略賦值操作符(OTHERS=>X)SIGNALd1:STD_LOGIC_VECTOR(4DOWNTO0);VARIABLEa1:STD_LOGIC_VECTOR(15DOWNTO0);...d1<=(OTHERS=>'0')；a1:=(OTHERS=>'0')；

d1<=(1=>e(3),3=>e(5),OTHERS=>e(1));

f<=e(1)&e(5)&e(1)&e(3)&e(1);

第48頁KX康芯科技4.5普通加法計數(shù)器設(shè)計

4.5.2程序分析

圖4-14例4-22RTL電路（Synplify綜合）

第49頁KX康芯科技4.5普通加法計數(shù)器設(shè)計

4.5.2程序分析

圖4-15例4-22工作時序

第50頁KX康芯科技4.5.3含并行置位移位存放器設(shè)計

【例4-23】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYSHFRTIS--8位右移存放器PORT(CLK，LOAD:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);QB:OUTSTD_LOGIC);ENDSHFRT;ARCHITECTUREbehavOFSHFRTISBEGINPROCESS(CLK,LOAD)VARIABLEREG8:STD_LOGIC_VECTOR(7DOWNTO0);BEGINIFCLK'EVENTANDCLK='1'THENIFLOAD='1'THENREG8:=DIN;--由（LOAD='1'）裝載新數(shù)據(jù)ELSEREG8(6DOWNTO0):=REG8(7DOWNTO1);ENDIF;ENDIF;QB<=REG8(0);--輸出最低位ENDPROCESS;ENDbehav;第51頁KX康芯科技4.5普通加法計數(shù)器設(shè)計

4.5.3含并行置位移位存放器設(shè)計

圖4-16例4-23工作時序

第