基于testkompress工具的edt結(jié)構(gòu)在基帶芯片中的實(shí)現(xiàn)

摘要I摘要隨著生產(chǎn)工藝進(jìn)入深亞微米時(shí)代，芯片的工作頻率越來(lái)越高以后，基于單固定故障的掃描測(cè)試方法和故障模型已不能測(cè)試到全部的生產(chǎn)制造缺陷，故應(yīng)使用新的atspeedscan測(cè)試(即實(shí)速測(cè)試)將頻率增加到與芯片的實(shí)際工作頻率一致才能捕獲到盡可能多的制造缺陷。當(dāng)掃描測(cè)試模式增多以后，測(cè)試所生成的測(cè)試向量的容量，測(cè)試所需的I/O端口數(shù)目及測(cè)試時(shí)間也隨之巨量增加，且龐大的測(cè)試數(shù)據(jù)量會(huì)導(dǎo)致過(guò)長(zhǎng)的測(cè)試時(shí)間，也可能超出ATE(AutomatedTestEquipment,自動(dòng)測(cè)試設(shè)備)的容量，而對(duì)所生成的測(cè)試向量進(jìn)行壓縮的方法可以很好地解決以上難題。相對(duì)于其他ATPG(AutomatedTestPatternGeneration,自動(dòng)測(cè)試向量生成)工具而言，基于TessentTestKompress工具的EDT(EmbeddedDeterministicTest,內(nèi)嵌式確定性測(cè)試)技術(shù)是一種很好的能獲得相對(duì)較高的測(cè)試覆蓋率的壓縮技術(shù)。它可以在不降低測(cè)試覆蓋率的前提下，通過(guò)把測(cè)試集合變得更簡(jiǎn)單來(lái)減少測(cè)試向量的數(shù)據(jù)量并加速電路測(cè)試。通道共享是一種通過(guò)在相同的EDT模塊之間用廣播掃描的方式和在不同的EDT模塊之間用分離控制通道和數(shù)據(jù)通道的方法來(lái)減少測(cè)試所需的I/O端口的該項(xiàng)目是基于一款28nm工藝，設(shè)計(jì)規(guī)模為370萬(wàn)門(mén)，可用的測(cè)試端口數(shù)目為128,最大的測(cè)試向量存儲(chǔ)器容量為8M,最低標(biāo)準(zhǔn)的測(cè)試覆蓋率為96%的基帶芯片設(shè)計(jì)?；诂F(xiàn)有的測(cè)試資源和技術(shù)要求，若不考慮測(cè)試壓縮，則是很難實(shí)現(xiàn)的。本文以測(cè)試壓縮結(jié)構(gòu)為基礎(chǔ)，主要研究以下內(nèi)容：(1)簡(jiǎn)單介紹了常見(jiàn)的測(cè)試向量壓縮方法，包括測(cè)試激勵(lì)和測(cè)試響應(yīng)的壓縮，并詳細(xì)分析了基于TessentTestKompress工具的EDT壓縮結(jié)構(gòu)的電路組成部分及其工作原理；(2)描述了模塊化的EDT結(jié)構(gòu)相關(guān)的參數(shù)和性能評(píng)估需考慮的因素，并講述了該如何在整個(gè)設(shè)計(jì)中加入EDT壓縮結(jié)構(gòu)，以減少測(cè)試所需的存儲(chǔ)器容量和測(cè)試時(shí)間；(3)簡(jiǎn)單介紹了在實(shí)際項(xiàng)目中與EDT壓縮邏輯相關(guān)的DRC(DesignRulesCheck,設(shè)計(jì)規(guī)則檢查)違例的分析方法；(4)分析了該如何將測(cè)試壓縮技術(shù)與通道共享技術(shù)結(jié)合使用以減少測(cè)試所需的I/O端口；(5)簡(jiǎn)述了TestKompress工具和DFTMAX工具壓縮邏輯的優(yōu)缺點(diǎn)及壓縮邏輯未來(lái)的發(fā)展趨勢(shì)。經(jīng)實(shí)驗(yàn)證明，使用EDT壓縮結(jié)構(gòu)與不帶壓縮的普通設(shè)計(jì)相比，基于壓縮結(jié)構(gòu)的設(shè)計(jì)在保證測(cè)試覆蓋率達(dá)到97.85%的前提下，基本上能保證平均每個(gè)測(cè)試向量所需的存儲(chǔ)器容量約為20KB,測(cè)試一顆芯片所需的時(shí)間約為182ms,故測(cè)試芯片的成本將大大降低，并加速了芯片的設(shè)計(jì)周期。在該設(shè)計(jì)中，目前暫且未考慮芯片測(cè)試時(shí)的功耗，而這將會(huì)影響芯片的使用壽命。Ⅱ故在接下來(lái)的工作中，可繼續(xù)探索基于低功耗的測(cè)試數(shù)據(jù)壓縮，從而來(lái)降低芯片測(cè)試時(shí)的功耗。于此同時(shí)，還應(yīng)考慮用其他方式來(lái)增加整個(gè)設(shè)計(jì)的測(cè)試覆蓋率。關(guān)鍵詞：可測(cè)性設(shè)計(jì)，自動(dòng)測(cè)試向量生成，內(nèi)嵌式確定性測(cè)試，測(cè)試壓縮，通道共享Withthedevelopmentofmanufacturingprocesstodeepsubmicron,theoperatingfrequencyofchipismuchhigher.Sothestuckatscantestmethodsandmodelscannotcaptureallthemanufacturingdefects,wehavetousethenewwayofatspeedscantestthatcanworkatthesamefrequencywiththeactualoperatingfrequencyofthechiptocoverasmuchaspossiblemanufacturingdefects.Meanwhile,weneedmorescantestmodes,theamountoftestvectorgenerated,thenumberofI/Oportsrequiredforthetest,andtheamountoftesttimeareincreasedsharply.Nevertheless,theamountofhugetestdatacanleadtotoolongtesttimes,whichmayexceedthecapacityofATE(AutomatedTestEquipment).Themethodoftestdatacompressioncanfigureouttheseissueswell.ComparedtootherATPG(AutomatedTestPatternGeneration)tools,EDT(EmbeddedDeterministicTest)technologyisagoodcompressiontechniqueforachievingrelativelyhighfaultcoveragebasedontheTessentTestKompresstool.Itcandecreasethetestdatawithoutaffectingthetestcoverage,andtestthecircuitatafasterratebyChannelsharingisamethodofreducingI/OportsrequiredfortestingbymeansofabroadcastscanbetweenthesameEDTmodulesandamethodofseparatingcontrolchannelsanddatachannelsbetweendifferentEDTmodules.Theprojectisabasebandchipdesign,whichbasedona28nmtechnology,thedesignscais3.7milliongates,thenumberofavailabletestportsis128,thelargesttestvectormemorycapacityis8M,theminimumstandardtestcoverageis96%.Basedonexistingtestresourcesandtechnicalrequirements,it'sdifficulttoachieveitifwedon'tconsiderthetestcompressionBasedonthestructureoftestcompression,thispaperfocusesonthefollowing:(1)Itintroducesthecommontestvectorcompressionmethods,includingteststimuluscompressionandtestresponsecompression.AndanalyzesthecircuitcomponentsofEDTcompressionstructureanditsworkingprinciplebasedonTessentTestKompresstooldetailedly.(2)ItdescribeshowtoevaluatetheparametersandperformanceconfigurationrelatedtoEDTstructure,andhowtoaddEDTcompressionlogictothedesigntodecreasetheusingoftestmemoryandshortentesttime.(3)BrieflyintroduceshowtoanalyzetheDRCviolationsaboutEDTcompressionlogicinthedesign.(4)AnalyzeshowtocombinethetestcompressiontechniquewithchannelsharingtosavetestI/OpocomparethetypicalfeatureoftheTestKompressandtheDFTMAXtoolfocusedonExperimentsshowthatcomparedwithusingEDTbypassinthedesign,thedesignbasedonEDTcompressionstructurewhichguaranteesthetestcovtime,weshouldthinkotherwaystoimprovethefaultcoverageofthedesign.Keywords:DFT,ATPG,EDT,TestCompress,ChannelSharing插圖索引V插圖索引圖1.1芯片制造時(shí)的物理缺陷 1圖1.2工藝與測(cè)試所需的時(shí)間 2圖2.1測(cè)試壓縮結(jié)構(gòu) 7圖2.2測(cè)試激勵(lì)的壓縮 圖2.3組合線性解壓電路示例 圖2.4基于組合解壓和LFSR的時(shí)序解壓電路原理圖 圖2.5測(cè)試響應(yīng)壓縮的分類(lèi) 圖2.6測(cè)試響應(yīng)壓縮過(guò)程舉例 圖2.712輸入1輸出的X-壓縮器結(jié)構(gòu)示意圖 圖2.8X源隔離原理圖 圖2.9X屏蔽電路圖 圖2.10EDT與傳統(tǒng)的ATPG結(jié)構(gòu)示意圖 圖2.11ATE和有EDT的設(shè)計(jì)間的連接 圖2.12串行轉(zhuǎn)換自適應(yīng)掃描結(jié)構(gòu) 圖2.13串-并轉(zhuǎn)換的過(guò)程 圖2.14基于DFTMAX的解壓縮邏輯 圖3.1EDTtestprocedure的波形圖 圖3.2某個(gè)EDT模塊的結(jié)構(gòu)圖 圖3.3控制電路結(jié)構(gòu)圖 圖3.4控制電路里各組成部分的比特分布 圖3.5控制電路的關(guān)鍵代碼 圖3.6XOR譯碼器的代碼舉例 圖3.7One-Hot譯碼器結(jié)構(gòu)圖 圖3.9解壓縮電路的結(jié)構(gòu)示意圖 圖3.10線性反饋移位寄存器 圖3.11解壓縮器的關(guān)鍵代碼 圖3.12空間壓縮器的關(guān)鍵代碼 圖3.13基本壓縮器 圖3.14XpressCompactor 圖3.15壓縮器里的X-Blocking情形 圖3.16ScanChainMasking 圖3.17旁路電路 圖3.18調(diào)試K19設(shè)計(jì)違例的數(shù)據(jù)流圖 圖3.19調(diào)試K22設(shè)計(jì)違例的數(shù)據(jù)流圖 圖4.1設(shè)計(jì)中模塊化的EDT結(jié)構(gòu) 圖4.3分離控制和數(shù)據(jù)信息的輸入通道 圖4.4不使用通道共享時(shí) 圖4.5使用通道共享后 圖4.6仿真過(guò)程中EDT邏輯相關(guān)信號(hào)的翻轉(zhuǎn) 圖4.7仿真時(shí)的測(cè)試數(shù)據(jù)捕獲階段 表格索引表格索引 表4.2使用EDT壓縮邏輯前后ATPG數(shù)據(jù)對(duì)比 表4.3利用通道共享技術(shù)前后所需掃描端口對(duì)比 表4.4利用通道共享技術(shù)前后故障覆蓋率及故障分布對(duì)比 符號(hào)對(duì)照表符號(hào)M符號(hào)對(duì)照表千字節(jié)兆毫秒納米縮略語(yǔ)對(duì)照表縮略語(yǔ)ATEDUT/CUTFinFETLFSRMISRVLSI縮略語(yǔ)對(duì)照表英文全稱(chēng)AutomatedTestEquipmeDevice/CircuitUnderTestEmbeddedDeterministicFinField-EffectTransisSynopsysDesignConst自動(dòng)測(cè)試設(shè)備自動(dòng)測(cè)試向量生成內(nèi)建自測(cè)試元胞自動(dòng)機(jī)可測(cè)性設(shè)計(jì)設(shè)計(jì)規(guī)則檢查確定性測(cè)試鰭式場(chǎng)效應(yīng)晶體管有限狀態(tài)機(jī)聯(lián)合測(cè)試工作組線性有限狀態(tài)機(jī)線性反饋移位寄存器多輸入特征分析寄存器設(shè)計(jì)約束文件標(biāo)準(zhǔn)延時(shí)格式文件系統(tǒng)級(jí)芯片靜態(tài)時(shí)序分析超大規(guī)模集成電路目錄摘要 IABSTRACT 插圖索引 V表格索引 符號(hào)對(duì)照表 縮略語(yǔ)對(duì)照表 第一章緒論 1 11.2可測(cè)性設(shè)計(jì)的發(fā)展現(xiàn)狀及趨勢(shì) 31.3本項(xiàng)目需解決的問(wèn)題 41.4論文的主要工作和組織結(jié)構(gòu) 5第二章測(cè)試壓縮及EDT的核心思想 72.1測(cè)試激勵(lì)壓縮方法 82.1.1線性解壓原理 92.1.2組合線性解壓器 92.1.3時(shí)序線性解壓器 2.2測(cè)試響應(yīng)壓縮方法 2.2.1零混淆線性壓縮與X-壓縮 2.3EDT邏輯的核心思想 2.4基于TestKompress與DFTMAX的壓縮邏輯對(duì)比 2.4.1基于DFTMAX壓縮邏輯的工作原理 2.4.2基于DFTMAX壓縮邏輯的不足 2.5本章小結(jié) 第三章EDT的組成部分、工作原理及相關(guān)的DRC 3.1控制電路(controller) 3.1.1控制電路的工作原理 3.1.2XOR譯碼器的工作原理 3.1.3One-Hot譯碼器的工作原理 3.1.4低功耗控制單元的工作原理 26 3.3.1壓縮器的工作原理 3.3.3XpressCompactor 3.4旁路(bypass)電路 3.5.1調(diào)試K19的設(shè)計(jì)規(guī)則違例 3.5.2調(diào)試K22的設(shè)計(jì)規(guī)則違例 第四章EDT結(jié)構(gòu)在項(xiàng)目中的具體實(shí)現(xiàn) 4.1整個(gè)設(shè)計(jì)中模塊化的EDT結(jié)構(gòu) 4.1.1掃描鏈長(zhǎng)度的分配 4.1.2EDT模塊的分配 4.2.1壓縮率 4.2.2輸入通道和輸出通道的分配 444.2.3負(fù)沿寄存器的處理 4.3基于EDT結(jié)構(gòu)的通道共享的實(shí)現(xiàn) 4.3.1相同EDT模塊間的通道共享 4.3.2不同EDT模塊間的通道共享 4.3.3整個(gè)設(shè)計(jì)中數(shù)據(jù)通道的分配 4.3.4通道共享的適用場(chǎng)合和局限性 4.4基于EDT結(jié)構(gòu)和通道共享設(shè)計(jì)前后的性能分析 494.4.2基于EDT結(jié)構(gòu)利用通道共享技術(shù)前后的性能分析 4.4.3基于EDT結(jié)構(gòu)的測(cè)試向量仿真 4.5測(cè)試壓縮的發(fā)展趨勢(shì) 4.6本章小結(jié) 第五章總結(jié)與展望 參考文獻(xiàn) 致謝 作者簡(jiǎn)介 第一章緒論1第一章緒論1.1基于EDT的研究背景隨著數(shù)字集成電路的設(shè)計(jì)愈來(lái)愈復(fù)雜，芯片的特征尺寸愈來(lái)愈小，芯片的測(cè)試成本愈來(lái)愈高以后，可測(cè)性很差的設(shè)計(jì)將無(wú)法量產(chǎn)。因此在芯片設(shè)計(jì)階段時(shí)就考慮增加額外的引腳和某些邏輯單元來(lái)滿足設(shè)計(jì)的可控性和可觀察性是相當(dāng)有必要的。在芯片的生產(chǎn)制造階段，由于各種原因?qū)е滦酒荒苷９ぷ鞯奈锢砣毕菔且恢贝嬖诘模纾弘娐返亩搪?、開(kāi)路、橋接，晶體管缺陷及其他可能會(huì)影響成品部件功能的物理問(wèn)題等，如圖1.1所示[1]。對(duì)于規(guī)模較大的數(shù)字集成電路設(shè)計(jì)，僅僅依靠功能測(cè)試向量不足以高效地測(cè)試所有的制造缺陷，因此必須利用可測(cè)性設(shè)計(jì)來(lái)排除芯片的生產(chǎn)和制造缺陷。圖1.1芯片制造時(shí)的物理缺陷隨著芯片的運(yùn)行速度愈來(lái)愈快，電路結(jié)構(gòu)愈來(lái)愈復(fù)雜，使得測(cè)試芯片所需的數(shù)據(jù)量不斷增加，測(cè)試所需的時(shí)間不斷增長(zhǎng)，從而測(cè)試芯片所需的成本愈來(lái)愈高[2]。當(dāng)設(shè)計(jì)中所生成的測(cè)試向量的數(shù)目隨之迅速增加以后，這將遠(yuǎn)遠(yuǎn)超過(guò)了ATE的存儲(chǔ)器和I/O信道的容量，故必須考慮將測(cè)試數(shù)據(jù)壓縮，如下圖所示：2個(gè)圖1.2工藝與測(cè)試所需的時(shí)間我們通常所說(shuō)的stuckat掃描測(cè)試是基于單固定故障模型的測(cè)試，屬于慢速測(cè)試，其頻率是10M-30M;而atspeed掃描測(cè)試是基于延遲故障模型的測(cè)試，屬于實(shí)速測(cè)試，其頻率與芯片正常工作時(shí)基本相同。在20世紀(jì)中后期，只需利用基于單固定故障模型的掃描測(cè)試就可測(cè)試到芯片生產(chǎn)過(guò)程中的全部缺陷，此時(shí)芯片工作在較低的頻率[3]。進(jìn)入21世紀(jì)以后，經(jīng)生產(chǎn)測(cè)試經(jīng)驗(yàn)可知，基于單固定故障模型測(cè)試通過(guò)的芯片不能在較高頻率時(shí)正常工作。隨著生產(chǎn)工藝更先進(jìn)，芯片的工作速度更快，頻率更高之后，基于stuckat故障的掃描測(cè)試方法和模型不再能測(cè)試所有的生產(chǎn)制造缺陷，測(cè)試將頻率增加到與芯片的實(shí)際工作頻率一致，進(jìn)而更全面的對(duì)芯片進(jìn)行測(cè)試篩選。由圖1.2可知，為了減少對(duì)ATE存儲(chǔ)器的要求，減少測(cè)試時(shí)間，選用壓縮技術(shù)對(duì)所生成的測(cè)試向量進(jìn)行壓縮勢(shì)在必行。在IC設(shè)計(jì)和測(cè)試過(guò)程中，芯片測(cè)試所需的時(shí)間、芯片設(shè)計(jì)和測(cè)試所需的成本及其安全性都是我們必須考慮的因素。隨著芯片的特征尺寸愈來(lái)愈小，芯片的電路結(jié)構(gòu)愈來(lái)愈復(fù)雜，特別是對(duì)于汽車(chē)類(lèi)電子或較高端的消費(fèi)類(lèi)電子產(chǎn)品等，其對(duì)芯片的質(zhì)量要求較高，因此基于現(xiàn)有的技術(shù)將有更多的制造缺陷很難檢測(cè)到，故其對(duì)芯片測(cè)試的要求也相對(duì)較高。很顯然，只基于單固定故障模型的掃描測(cè)試技術(shù)幾乎不能滿足現(xiàn)在對(duì)芯片的設(shè)計(jì)和測(cè)試方面的諸多要求14]。相對(duì)于其他ATPG工具而言，基于TessentTestKompress工具的EDT技術(shù)是一種很好的能解決以上問(wèn)題并獲得相對(duì)較高覆蓋率的壓縮技術(shù)。它可以在不降低測(cè)試覆蓋率的前提下，通過(guò)把測(cè)試集合變得更簡(jiǎn)單來(lái)減少測(cè)試向量的數(shù)據(jù)量并加速電路測(cè)試。在SoC設(shè)計(jì)階段，設(shè)計(jì)所能達(dá)到的故障覆蓋率是權(quán)衡設(shè)計(jì)好壞的標(biāo)準(zhǔn)。因此如第一章緒論3何減少測(cè)試向量的數(shù)量和提高覆蓋率一直是業(yè)界較關(guān)注的問(wèn)題。大多數(shù)測(cè)試生成方案都會(huì)將被測(cè)電路視為一個(gè)黑盒子，對(duì)測(cè)試機(jī)來(lái)說(shuō)，唯一可用的控制點(diǎn)就是其主輸入端，唯一可用的觀測(cè)點(diǎn)就是其主輸出端。因此，在實(shí)際的集成電路設(shè)計(jì)流程中，可測(cè)性設(shè)計(jì)的理論和相關(guān)實(shí)現(xiàn)技術(shù)是必須特別重視的設(shè)計(jì)要素，因?yàn)榭蓽y(cè)性很差的設(shè)計(jì)將無(wú)法量產(chǎn)。可測(cè)性設(shè)計(jì)是指在盡可能少增加附加引線腳和附加電路，并使芯片性能損失最少的情況下，滿足電路可控制性和可觀察性的要求。可測(cè)性設(shè)計(jì)的目標(biāo)為：1)盡量減少測(cè)試向量生成的時(shí)間；2)盡量縮小所生成的測(cè)試矢量集，讓工具生成更高效的測(cè)試數(shù)據(jù)；3)降低測(cè)試設(shè)備成本；4)提高產(chǎn)品的質(zhì)量。在明確以上目標(biāo)以后，可測(cè)性設(shè)計(jì)需基于一定的故障模型和測(cè)試方法。國(guó)內(nèi)外常1)固定型故障(StuckAt):最常見(jiàn)的一類(lèi)故障模型，它假設(shè)設(shè)計(jì)中僅有一個(gè)故障且該故障是固定邏輯值0或1,可用來(lái)表征多種不同的物理缺陷；2)IDDQ(偽StuckAt):常用來(lái)測(cè)量CMOS的靜態(tài)電流；3)橋接故障(BridgingFault):指當(dāng)設(shè)計(jì)中兩條或多條信號(hào)線橋接起來(lái)而引發(fā)4)跳變延遲故障(TransitionDelayFault):指電路無(wú)法在規(guī)定的時(shí)間內(nèi)由低電平(邏輯值0)跳變到高電平(邏輯值1)或由邏輯值1跳變到邏輯值0的故障；5)傳輸延遲故障(PathDelay):指數(shù)據(jù)在設(shè)計(jì)中特定數(shù)據(jù)通道上的傳輸延遲。國(guó)內(nèi)外常見(jiàn)的測(cè)試方法有：1)特定可測(cè)試性：針對(duì)某一特定的電路，對(duì)其進(jìn)行修改，使其便于測(cè)試151。主要包括為了增加DUT的可控制性和可觀察性而對(duì)電路進(jìn)行分割、加入額外的I/O端2)掃描設(shè)計(jì)測(cè)試：它將所有時(shí)序邏輯變成可掃描的，再將它們串在一起形成掃描鏈，因此可為較難測(cè)試的時(shí)序電路建立組合模型，常見(jiàn)的有：atspeedscan,stuckatscan,IDDQtest;3)BIST測(cè)試：它通過(guò)為DUT增加額外的邏輯單元來(lái)讓該部分電路可以自動(dòng)產(chǎn)生向量從而實(shí)現(xiàn)自我測(cè)試；4)BoundaryScan:它是一個(gè)可用于測(cè)試板級(jí)互連的獨(dú)立的子系統(tǒng)4基于不同的可測(cè)試性方法，針對(duì)不同的邏輯電路和存儲(chǔ)器特征及不同的故障模型，都有相應(yīng)的DFT方法16]。本文所研究的是可測(cè)性設(shè)計(jì)方法中的掃描路徑設(shè)計(jì)，其核心思想是將設(shè)計(jì)中的時(shí)序邏輯變成可掃描的，再將其串成掃描鏈，最后根據(jù)ATPG工具，基于特定的故障模型和signoff的要求來(lái)生成一系列的測(cè)試向量。芯片測(cè)試的目標(biāo)就是用最低的成本來(lái)完成高質(zhì)量的測(cè)試。預(yù)期的測(cè)試質(zhì)量主要包括：較高的故障覆蓋率和芯片良品率，較低的性能損耗；而低成本的宗旨就是：盡量少的測(cè)試數(shù)據(jù)和硬件電路開(kāi)銷(xiāo)、盡量短的測(cè)試時(shí)間?？偟膩?lái)說(shuō)，好的測(cè)試方法不僅是小的硬件開(kāi)銷(xiāo)、高的故障覆蓋率、小的性能損耗，且應(yīng)同時(shí)采取相應(yīng)的措施來(lái)減少測(cè)試所需的數(shù)據(jù)量、測(cè)試所需的時(shí)間及功耗17],這恰好是當(dāng)前的DFT要解決的關(guān)鍵技術(shù)于此同時(shí)，可測(cè)性設(shè)計(jì)將面臨很多難題：1)當(dāng)IC設(shè)計(jì)愈來(lái)愈復(fù)雜，晶體管的特征尺寸越來(lái)越小時(shí)，設(shè)計(jì)所需的測(cè)試向量數(shù)目會(huì)迅速增加，這將遠(yuǎn)遠(yuǎn)超過(guò)了ATE存儲(chǔ)器和I/O信道的容量，因此必須考慮對(duì)測(cè)試向量進(jìn)行壓縮；2)測(cè)試時(shí)間是增大測(cè)試IP內(nèi)核復(fù)雜性的主要原因之一，因此必須在設(shè)計(jì)階段就考慮用某些方法來(lái)減少測(cè)試時(shí)間；3)芯片在測(cè)試階段的功耗比正常工作時(shí)要高很多，這不僅會(huì)影響電路的穩(wěn)定性，還可能會(huì)燒毀芯片，從而降低芯片的良品率；4)為了縮短產(chǎn)品的生產(chǎn)周期，一般會(huì)利用IP核復(fù)用，這使得IC設(shè)計(jì)從原來(lái)的ASIC發(fā)展到了現(xiàn)在的SoC,而基于核的SoC測(cè)試還存在許多難題。1.3本項(xiàng)目需解決的問(wèn)題當(dāng)IC設(shè)計(jì)愈來(lái)愈復(fù)雜，晶體管的特征尺寸越來(lái)越小時(shí)，芯片的測(cè)試過(guò)程愈來(lái)愈復(fù)雜，所需的時(shí)間愈來(lái)愈長(zhǎng)，測(cè)試成本也隨之愈來(lái)愈高，因此在ATPG工具生成測(cè)試向量階段就考慮將測(cè)試數(shù)據(jù)壓縮是相當(dāng)有必要的。如何對(duì)測(cè)試向量實(shí)現(xiàn)較高壓縮率的壓縮，如何節(jié)省測(cè)試機(jī)的存儲(chǔ)器容量，測(cè)試端口數(shù)目和測(cè)試時(shí)間是本項(xiàng)目的研究重點(diǎn)。該項(xiàng)目是基于一款28nm,設(shè)計(jì)規(guī)模為370萬(wàn)門(mén)，可用的測(cè)試端口數(shù)目為128,最大的測(cè)試向量存儲(chǔ)器容量為8M,最低標(biāo)準(zhǔn)的測(cè)試覆蓋率為96%的基帶芯片設(shè)計(jì)。本文利用TestKompress工具完成了EDT邏輯的插入，且基于現(xiàn)有的資源，實(shí)現(xiàn)了用通道共享技術(shù)來(lái)解決測(cè)試端口不夠用的問(wèn)題，利用壓縮技術(shù)實(shí)現(xiàn)了節(jié)省測(cè)試機(jī)的存儲(chǔ)器容量及測(cè)試時(shí)間的目的。第一章緒論51.4論文的主要工作和組織結(jié)構(gòu)本論文主要以項(xiàng)目X為例，研究如何選擇合適的測(cè)試壓縮邏輯對(duì)測(cè)試向量進(jìn)行壓縮，如何為整個(gè)設(shè)計(jì)進(jìn)行EDT結(jié)構(gòu)的評(píng)估，以何種方式在各模塊間實(shí)現(xiàn)通道共享以達(dá)到節(jié)省ATE的存儲(chǔ)器容量，I/O端口，測(cè)試時(shí)間和測(cè)試數(shù)據(jù)，最后達(dá)到節(jié)省測(cè)試成本的目的。論文的主要結(jié)構(gòu)為：第一章：簡(jiǎn)述EDTlogic的研究背景及DFT的發(fā)展現(xiàn)狀和趨勢(shì)；第二章：詳細(xì)介紹常見(jiàn)的測(cè)試壓縮結(jié)構(gòu)，并簡(jiǎn)單比較基于TestKompress工具的測(cè)試壓縮與DFTMAX的壓縮邏輯結(jié)構(gòu)；第三章：介紹EDT壓縮邏輯的各組成部分及其工作原理，并以實(shí)際項(xiàng)目為例，介紹了該如何分析與測(cè)試壓縮邏輯相關(guān)的DRCviolations;第四章：研究如何根據(jù)實(shí)際項(xiàng)目劃分EDT模塊，分配輸入/輸出通道及在各模塊間實(shí)現(xiàn)通道共享以解決上述問(wèn)題，并比較了使用EDT測(cè)試壓縮前后系統(tǒng)所能獲得的測(cè)試覆蓋率，測(cè)試所需的存儲(chǔ)器容量和測(cè)試數(shù)據(jù)量等異同點(diǎn)，最后以當(dāng)前的測(cè)試壓縮結(jié)構(gòu)為例，概要描述未來(lái)的測(cè)試壓縮結(jié)構(gòu)可能有的發(fā)展趨勢(shì)；第五章：總結(jié)該設(shè)計(jì)中所實(shí)現(xiàn)的測(cè)試壓縮結(jié)構(gòu)的優(yōu)缺點(diǎn)及下一步的工作展望。6第二章測(cè)試壓縮及EDT的核心思想7解壓縮電路壓縮電路解壓縮電路壓縮電路第二章測(cè)試壓縮及EDT的核心思想隨著IC設(shè)計(jì)的規(guī)模日益增加，系統(tǒng)的復(fù)雜度日益增高，測(cè)試所需的數(shù)據(jù)量也隨之巨量增加。龐大的測(cè)試數(shù)據(jù)量將導(dǎo)致較長(zhǎng)的測(cè)試時(shí)間，并可能超出ATE的存儲(chǔ)器容量，因此利用測(cè)試數(shù)據(jù)壓縮方法可在一定程度上解決這些問(wèn)題。所有電路的ATPG方法的主要目標(biāo)都是在實(shí)現(xiàn)最大覆蓋率的同時(shí)獲得更少的測(cè)試集，而測(cè)試數(shù)據(jù)壓縮就是一種在保證覆蓋率不變的前提下壓縮測(cè)試數(shù)據(jù)的方法。測(cè)試壓縮能大幅度減少測(cè)試所需的數(shù)據(jù)量，并很好地解決了測(cè)試機(jī)的存儲(chǔ)器容量和數(shù)據(jù)通道數(shù)不夠用的問(wèn)題，若設(shè)計(jì)合理，還可節(jié)省測(cè)試所需的時(shí)間和功耗。測(cè)試壓縮效果與被壓縮的數(shù)據(jù)及方法密切相關(guān)，而基于各EDA工具的壓縮技術(shù)對(duì)各有特點(diǎn)的數(shù)據(jù)類(lèi)型的壓縮效果相差很大。數(shù)據(jù)表明，在測(cè)試激勵(lì)矢量中X位的比重可達(dá)95%以上，因此要想提高壓縮率，就必須考慮如何合理利用X位的分布來(lái)實(shí)現(xiàn)對(duì)測(cè)試數(shù)據(jù)的壓縮[8]。測(cè)試向量中X位的生成和自動(dòng)測(cè)試向量生成的算法有關(guān)，測(cè)試向量的生成一般可分為兩大部分：(1)使用隨機(jī)測(cè)試生成來(lái)選擇測(cè)試矢量以檢測(cè)電路中絕大部分故障。當(dāng)電路中存在許多未被檢測(cè)出的故障時(shí)，隨機(jī)測(cè)試生成在測(cè)試生成期開(kāi)始時(shí)具有最高的效率，一般能檢測(cè)出60%-80%的故障；(2)對(duì)于電路中較難檢測(cè)的故障，會(huì)使用面向故障的ATPG算法來(lái)覆蓋。盡管難測(cè)的故障數(shù)并不多，但檢測(cè)該部分所需的測(cè)試數(shù)據(jù)卻在所生成的總的測(cè)試激勵(lì)向量中比重很大，且測(cè)試激勵(lì)向量中X位所占的比重很高19I。測(cè)試壓縮是對(duì)ATE存儲(chǔ)的確定性測(cè)試數(shù)據(jù)的壓縮，可分對(duì)測(cè)試輸入的解壓和對(duì)測(cè)試輸出的壓縮。自動(dòng)測(cè)試設(shè)備中存儲(chǔ)的是壓縮后的測(cè)試激勵(lì)和響應(yīng)，但施加給DUT的數(shù)據(jù)應(yīng)保持確定性測(cè)試向量原樣，從DUT輸出的測(cè)試響應(yīng)也是未壓縮的，故在ATE與DUT之間需有解壓縮和壓縮邏輯。基于EDT結(jié)構(gòu)的測(cè)試壓縮邏輯見(jiàn)圖2.1:壓縮后的測(cè)試響應(yīng)激勵(lì)壓縮后的測(cè)壓縮后的測(cè)試響應(yīng)激勵(lì)試激勵(lì)具有掃描設(shè)計(jì)的電路具有掃描設(shè)計(jì)的電路圖2.1測(cè)試壓縮結(jié)構(gòu)8五縮法壓安法五縮法壓安法在自動(dòng)測(cè)試向量生成工具產(chǎn)生的測(cè)試矢量中會(huì)有很多X項(xiàng)，而眾多數(shù)據(jù)位中只需對(duì)1%-5%I9的位賦以確定值，且確定值之間的關(guān)聯(lián)度也較高，因此可以對(duì)測(cè)試激勵(lì)進(jìn)行無(wú)損壓縮，對(duì)測(cè)試響應(yīng)進(jìn)行有損壓縮。在不同的維度，測(cè)試激勵(lì)壓縮可分為對(duì)數(shù)據(jù)的壓實(shí)法和壓縮法。壓實(shí)法是為了減少測(cè)試矢量的數(shù)目，相當(dāng)于削減掃描鏈的數(shù)目，而壓縮法是為了減少每個(gè)測(cè)試矢量的寬度，相當(dāng)于縮短掃描鏈的鏈長(zhǎng)，具體描述見(jiàn)圖2.2所示。經(jīng)壓縮法壓縮的測(cè)試數(shù)據(jù)需要解壓縮，再應(yīng)用到被測(cè)電路上，EDT邏輯所用的壓縮技術(shù)就屬于壓縮法實(shí)現(xiàn)的測(cè)測(cè)試向量1測(cè)試向量2測(cè)試向量3測(cè)試向量4測(cè)試向量5測(cè)試向量1測(cè)試向量2測(cè)試向量3測(cè)試向量4測(cè)試向量5測(cè)試向量壓縮后測(cè)過(guò)向量壓縮的測(cè)試向量壓縮后測(cè)試向量壓縮后測(cè)試向量壓縮前測(cè)試向量壓縮后目前國(guó)內(nèi)外研究人員已在測(cè)試激勵(lì)壓縮方面提出了很多方法，大致可分為19I[10]:目前國(guó)內(nèi)外研究人員已在測(cè)試激勵(lì)壓縮方面提出了很多方法，大致可分為19I[10]:字典編碼(固定-固定)Huffman編碼(固定-變長(zhǎng))行程編碼(變長(zhǎng)-固定)變長(zhǎng)-變長(zhǎng)編碼(變長(zhǎng)-變長(zhǎng))時(shí)序線性解壓電路組合線性解壓電路廣播掃描虛擬掃描可重構(gòu)的廣播掃描多輸入廣播掃描壓實(shí)法廣播掃描結(jié)構(gòu)一測(cè)試激勵(lì)壓縮編碼壓縮線性解壓壓縮法第二章測(cè)試壓縮及EDT的核心思想9壓縮法主要包括基于代碼的壓縮和線性解壓電路等，基于代碼的壓縮方法是把原始數(shù)據(jù)分段，并用符號(hào)表示，再把每個(gè)符號(hào)用碼字代替，此壓縮方法常用于多維測(cè)試集或測(cè)試向量。測(cè)試激勵(lì)壓縮的另一種原理是采用解壓器解壓來(lái)自ATE的向量，解壓器常見(jiàn)的結(jié)構(gòu)有：基于線性解壓器和基于廣播掃描。TestKomprss工具的EDT壓縮邏輯是基于線性解壓器來(lái)實(shí)現(xiàn)的，因此以下將著重講述線性解壓器相關(guān)內(nèi)容。時(shí)序線性解壓縮電路的主要部分是觸發(fā)器和異或門(mén)，而組合線性解壓縮電路則只由異或門(mén)構(gòu)成。線性解壓電路輸出的所有測(cè)試矢量可根據(jù)某種矩陣解出，即：若線性解壓器把從測(cè)試機(jī)輸入的m位壓縮激勵(lì)復(fù)原成n位測(cè)試向量(n>m),則應(yīng)有一個(gè)布爾矩陣Bnm,使得線性解壓器產(chǎn)生的測(cè)試向量可由布爾矩陣B解出。對(duì)于測(cè)試向量Z,當(dāng)且僅當(dāng)關(guān)系式(2-1)有解時(shí)才能得以壓縮10]。其中B是解壓電路對(duì)應(yīng)的特征矩陣，Z為ATE中的測(cè)試輸入向量，由關(guān)系式解出的X則是經(jīng)解壓器解壓后的輸入數(shù)據(jù)，我們常將ATE輸出的測(cè)試激勵(lì)Z稱(chēng)為自由變2.1.2組合線性解壓器組合線性解壓器是實(shí)現(xiàn)把K位自由變量擴(kuò)展成J位測(cè)試矢量(J>K),再施加給J條掃描鏈的過(guò)程。下圖(a)表示由3位偽隨機(jī)電路所生成的測(cè)試矢量Xo-X?,圖2.3(b)中3-6位組合線性解壓器將其擴(kuò)展為Qo-Qg,擴(kuò)展關(guān)系為：Q?=X?④X?Q?=X?④X?④X?(a)偽隨機(jī)生成電路(b)3-6位組合線性解壓器圖2.3組合線性解壓電路示例組合線性解壓電路結(jié)構(gòu)簡(jiǎn)單，易于控制，但由于在單個(gè)時(shí)鐘周期內(nèi)只能采用自由變量解壓，故解碼效率較低。因此可動(dòng)態(tài)調(diào)節(jié)每個(gè)時(shí)鐘周期內(nèi)掃描鏈數(shù)目來(lái)改進(jìn)解碼2.1.3時(shí)序線性解壓器時(shí)序線性解壓電路包括FSM(FiniteStateMachine,有限狀態(tài)機(jī))及組合線性解壓電路，其工作原理為：利用FSM在某個(gè)時(shí)鐘cycle內(nèi)對(duì)上個(gè)時(shí)鐘周期所接收到的自由變量進(jìn)行解碼。常用的線性FSM是LFSR(LinerFeedbackSerialRegister,線性反饋移位寄存器),也可采用CA(CellularAutomata,元胞自動(dòng)機(jī))或環(huán)形電路。該結(jié)構(gòu)的解碼效率比組合線性解壓電路更高。時(shí)序線性解壓電路包括靜態(tài)種子植入和動(dòng)態(tài)種子植入。靜態(tài)種子植入：給線性反饋移位寄存器加載種子以后，它能工作在自動(dòng)方式，再對(duì)掃描鏈生成測(cè)試立方19]。該方法通過(guò)擴(kuò)展種子進(jìn)行解壓，而不針對(duì)整個(gè)測(cè)試立方進(jìn)行解壓。如果種子存儲(chǔ)在ATE中，采用靜態(tài)種子植入方法進(jìn)行測(cè)試向量解壓時(shí)，ATE常處于空閑狀態(tài)，而LFSR常處于自動(dòng)方式，另一個(gè)缺點(diǎn)是LFSR的階數(shù)不能少于測(cè)試立方中指定的位數(shù)。動(dòng)態(tài)種子植入：在LFSR對(duì)掃描鏈裝載的同時(shí)從ATE對(duì)LFSR注入種子。如圖第二章測(cè)試壓縮及EDT的核心思想組合線性解壓器組合線性解壓器2.4所示，其作用是將a個(gè)通道的自由變量信號(hào)擴(kuò)展，再施加給m條n位掃描鏈。動(dòng)態(tài)種子植入方法的優(yōu)點(diǎn)是ATE可以不空閑，盡其可能地植入種子，缺點(diǎn)是LFSR階數(shù)不能太高。EDT邏輯的解壓過(guò)程正是通過(guò)時(shí)序線性解壓電路的動(dòng)態(tài)種子植入方式來(lái)實(shí)現(xiàn)的。測(cè)試設(shè)備a通道LFSR:n位掃描鏈n位掃描鏈n位掃描鏈n位掃描鏈圖2.4基于組合解壓和LFSR的時(shí)序解壓電路原理圖2.2測(cè)試響應(yīng)壓縮方法測(cè)試響應(yīng)壓縮是對(duì)內(nèi)部掃描鏈捕獲的響應(yīng)進(jìn)行壓縮，以減少送回到ATE的測(cè)試數(shù)據(jù)量。對(duì)測(cè)試響應(yīng)可進(jìn)行有損壓縮，而對(duì)測(cè)試激勵(lì)則必須進(jìn)行無(wú)損壓縮。對(duì)于測(cè)試響應(yīng)壓縮，常通過(guò)犧牲一部分測(cè)試覆蓋率以取得相對(duì)較高的壓縮率。測(cè)試響應(yīng)壓縮技術(shù)有很多，其分類(lèi)如圖2.5所示：測(cè)試響應(yīng)壓縮空間壓縮時(shí)間壓縮時(shí)間與空間混合壓縮圖2.5測(cè)試響應(yīng)壓縮的分類(lèi)空間壓縮結(jié)構(gòu)一般由異或門(mén)組成，而時(shí)域壓縮結(jié)構(gòu)一般會(huì)用MISR(MultipleInputSignatureRegister,多輸入特征分析寄存器),因此壓縮器的輸入端不能包含未知值X,故其在BIST中應(yīng)用較廣泛?；旌蠅嚎s結(jié)構(gòu)是把空間壓縮結(jié)構(gòu)的輸出反饋給時(shí)域壓縮結(jié)構(gòu)?？臻g壓縮是把寬位數(shù)的測(cè)試響應(yīng)圖形壓縮成窄位數(shù)的圖形，而時(shí)域壓縮則是減少輸出響應(yīng)圖形的個(gè)數(shù)。測(cè)試響應(yīng)壓縮過(guò)程可形象描述如下：響應(yīng)壓縮把最初二維的exf響應(yīng)數(shù)據(jù)Q=[ai]壓縮成其他二維的k×1的向量A[10,且k<e和l<f,e/k為空間壓縮率，f/1為時(shí)間壓縮率。該過(guò)程可用關(guān)系式表達(dá)：其中，①是轉(zhuǎn)換函數(shù)。二維向量Q的列序號(hào)指其時(shí)間維度，行序號(hào)指其空間維度，時(shí)間維度指的是電路中的同一個(gè)輸出在不同時(shí)刻產(chǎn)生的值，空間維度指的是不同的輸若是空間壓縮，有k<e;若是時(shí)間壓縮，有1<f,兩種壓縮形式如圖2.6所示：測(cè)試向量測(cè)試向量ebit輸出向量圖2.6測(cè)試響應(yīng)壓縮過(guò)程舉例空間壓縮電路輸出向量時(shí)間壓縮電路輸出向量在測(cè)試響應(yīng)壓縮中，我們經(jīng)常會(huì)提到以下名詞：(1)混淆：指對(duì)于同一組測(cè)試向量，故障電路和正常電路兩者有相同的數(shù)據(jù)響應(yīng)，故很難通過(guò)數(shù)據(jù)響應(yīng)來(lái)辨別電路功能的好壞；(2)錯(cuò)誤位：若邏輯結(jié)構(gòu)存在故障，則錯(cuò)誤位即是響應(yīng)數(shù)據(jù)和期望值不相等的比特；(3)未知位：指測(cè)試向量中在仿真階段無(wú)法確定其值的比特位；(4)診斷：指根據(jù)故衡量一種壓縮方法的效率是看其防止混淆的能力和容納不確定值X的能力，測(cè)試響應(yīng)壓縮可能造成信息的丟失，一般不會(huì)影響故障覆蓋率，但會(huì)造成混淆和診斷故障水平的降低。由于在正常的測(cè)試向量中，輸入端會(huì)有大量的X值，因此EDT壓縮邏輯采用的是空間壓縮結(jié)構(gòu)?？臻g壓縮結(jié)構(gòu)屬于組合電路，故其相對(duì)較容易實(shí)現(xiàn)。通常所說(shuō)的奇偶校驗(yàn)電路具有良好的錯(cuò)碼轉(zhuǎn)播特性，可把無(wú)數(shù)個(gè)輸入轉(zhuǎn)換成單個(gè)輸出，且對(duì)邏輯結(jié)構(gòu)的固定故障覆蓋率較高，但其壓縮向量的混效率很高，因此常見(jiàn)的改進(jìn)后的壓縮電路有：?jiǎn)五e(cuò)碼校正、雙錯(cuò)碼校正和奇偶錯(cuò)碼檢測(cè)。第二章測(cè)試壓縮及EDT的核心思想2.2.1零混淆線性壓縮與X-壓縮由表達(dá)式2.3可知，若對(duì)輸入施加兩個(gè)不同的向量Do,D?,輸出產(chǎn)生兩個(gè)不同的值Co和C?,即(Do)≠0(D?),則稱(chēng)該空間壓縮器是透明的。若Do是電路無(wú)故障時(shí)的激勵(lì)，而D?是產(chǎn)生故障并導(dǎo)致故障效應(yīng)成功傳播的激勵(lì)，則對(duì)透明空間壓縮器施加這兩個(gè)輸入值時(shí)，相應(yīng)的輸出值總是不同的，這種情況稱(chēng)為零混淆。對(duì)于一個(gè)空間壓縮函數(shù)，若要對(duì)全部的輸入向量空間保證零混淆，則壓縮器的輸出位數(shù)必須等于或大于輸入位數(shù)，而測(cè)試響應(yīng)壓縮的原理是將多輸入的測(cè)試向量壓縮成盡量少輸出的向量，故完全的零混淆空間壓縮器不可能實(shí)現(xiàn)空間壓縮。實(shí)際上，空間壓縮器并不是對(duì)所有可能的錯(cuò)誤都是零混淆的，而是對(duì)一些故障集F產(chǎn)生的錯(cuò)誤能夠零混淆。零混淆壓縮方法存在的問(wèn)題是未知的測(cè)試響應(yīng)可能會(huì)妨礙誤碼檢測(cè)水平，容忍未知測(cè)試響應(yīng)的故障樹(shù)可解決此問(wèn)題。若掃描鏈中具有雙穩(wěn)態(tài)單元，模擬過(guò)程中不能對(duì)這些單元確切地賦以值“0”或“1”,則這些單元的賦值稱(chēng)為未知邏輯值。實(shí)際上，未初始化或不可控制的雙穩(wěn)態(tài)、多時(shí)鐘域和模擬模型不準(zhǔn)確等，都可能造成未知邏輯值[13]。未知邏輯值可能使得MISR壓縮方法失效，而X-壓縮是一種可容忍未知測(cè)試響應(yīng)的壓縮方法，它可以無(wú)混淆地發(fā)現(xiàn)一個(gè)、兩個(gè)及任意奇數(shù)個(gè)錯(cuò)誤位。12輸入1輸出的X-壓縮示意圖如下：掃描鏈1掃描鏈2掃描鏈3掃描鏈4掃描鏈5掃描鏈6掃描鏈7掃描鏈8掃描鏈9掃描鏈10掃描鏈11掃描鏈12XORXORXORXORXORXORXORXORXORXORXOR輸出1圖2.712輸入1輸出的X-壓縮器結(jié)構(gòu)示意圖X-壓縮器可用二進(jìn)制矩陣表示，矩陣中的行代表掃描鏈，列代表的是X-壓縮器的一個(gè)輸出。假設(shè)X-壓縮器的第k個(gè)輸出與第1條掃描鏈相關(guān)，此時(shí)矩陣O中單元(1,k)的值為1,否則為0。圖2.7中的X-壓縮器的壓縮矩陣為：2.2.2X-隔離與X-屏蔽在掃描設(shè)計(jì)過(guò)程中，為了防止未知的X值影響掃描結(jié)構(gòu)，繼而傳播到測(cè)試壓縮結(jié)構(gòu)，最終導(dǎo)致設(shè)計(jì)規(guī)則違例，我們常采用X-隔離技術(shù)將其隔離，即：對(duì)X產(chǎn)生源進(jìn)行隔離，具體過(guò)程如下圖所示：00壓縮器UX圖2.8X源隔離原理圖由圖2.8可知，隔離點(diǎn)可以是X源的輸出與壓縮器之間的傳播路徑上的任意點(diǎn)，但該處不能有觀察點(diǎn)。在實(shí)際的測(cè)試響應(yīng)中，25%以上的響應(yīng)都包含X項(xiàng)，上述X隔離方法的硬件開(kāi)銷(xiāo)和延遲對(duì)設(shè)計(jì)的影響較大，而基于X-屏蔽方法的編碼器具有高的X容忍性，故可很好的解決上述問(wèn)題。該方法的隔離點(diǎn)可選在壓縮器的輸入端，屏蔽控制單元可在合適的時(shí)間產(chǎn)生邏輯值1,以屏蔽掉包含X的掃描輸出，即X-compactor的實(shí)現(xiàn)原理。X屏蔽電路的原理圖如下：掃描鏈1掃描鏈2掃描鏈3掃描鏈4輸出通道屏蔽控制單元圖2.9X屏蔽電路圖第二章測(cè)試壓縮及EDT的核心思想2.3EDT邏輯的核心思想EDT邏輯是一種根據(jù)縮減每個(gè)測(cè)試失量的數(shù)據(jù)量，從而來(lái)節(jié)省測(cè)試所需的數(shù)據(jù)總量和測(cè)試時(shí)間的壓縮邏輯。與傳統(tǒng)的確定性ATPG技術(shù)相比，EDT技術(shù)可在使用相同的故障模型下，獲得相近的測(cè)試覆蓋率，并降低芯片測(cè)試所需的時(shí)間，從而降低芯片測(cè)試所需的成本，且是目前最有效的針對(duì)大規(guī)模SoC(SystemonChip,系統(tǒng)級(jí)芯片)的測(cè)試方法?；赥essentKompress工具的EDTlogic的核心思想是：在獲得更高的數(shù)據(jù)壓縮率的情況下，用盡可能少的掃描通道來(lái)控制內(nèi)部盡可能多的掃描鏈。對(duì)于已加入壓縮邏輯的設(shè)計(jì)，測(cè)試人員能像操作傳統(tǒng)的掃描鏈一樣直接操作掃描通道，對(duì)于測(cè)試人員而言，掃描通道相當(dāng)于一種虛擬的掃描鏈，因此可用較少數(shù)目的掃描通道來(lái)控制內(nèi)部較多數(shù)目的掃描鏈，這樣就可達(dá)到節(jié)省測(cè)試I/O端口的目的，如圖2.10所示[14]。隨著設(shè)計(jì)變得越來(lái)越復(fù)雜，其內(nèi)部的掃描鏈數(shù)目將迅速增加，所生成的測(cè)試向量數(shù)據(jù)量也急劇增加，且可用的測(cè)試端口是有限的，因此必須利用壓縮技術(shù)來(lái)解決存儲(chǔ)器的容量和測(cè)試端口等不夠用的難題。圖2.10EDT與傳統(tǒng)的ATPG結(jié)構(gòu)示意圖基于TestKompress的測(cè)試壓縮邏輯EDT的設(shè)計(jì)和ATE之間的關(guān)系如圖2.11所圖2.11ATE和有EDT的設(shè)計(jì)間的連接對(duì)于ATE而言，主要將壓縮測(cè)試向量輸入IC設(shè)計(jì)，再將期待的響應(yīng)與從實(shí)際設(shè)計(jì)輸出的響應(yīng)相比較，來(lái)判斷芯片是否能在相應(yīng)的工作頻率正常工作，從而來(lái)篩選芯片。對(duì)于內(nèi)嵌式確定性(EDT)邏輯而言，主要完成將ATE輸入的壓縮測(cè)試向量解壓縮，送給內(nèi)部的coredesign,再將得到的數(shù)據(jù)響應(yīng)壓縮后送給測(cè)試機(jī)。其中，壓縮器由一系列XOR陣列組成，故其對(duì)測(cè)試時(shí)間不會(huì)產(chǎn)生影響，而解壓器中包含一定的時(shí)序邏輯，會(huì)增加少量測(cè)試時(shí)間，所增加的測(cè)試時(shí)間可由式(2-5)來(lái)進(jìn)行估算：其中，c表示增加的時(shí)鐘cycle數(shù)，s表示解壓器大小，n表示掃描通道個(gè)數(shù)。2.4基于TestKompress與DFTMAX的壓縮邏輯對(duì)比基于業(yè)界主流的Mentor和Synopsys兩家EDA廠商，在對(duì)設(shè)計(jì)加入掃描鏈，并基于故障模型生成測(cè)試向量的過(guò)程中，有兩種不同的工作流程。一種是用Synopsys的DFTMAX工具加入壓縮的掃描結(jié)構(gòu)，再用Synopsys的TetraMAX工具產(chǎn)生向量；另一種是用Synopsys的DFTcompiler工具加入普通的未壓縮的掃描結(jié)構(gòu)，接著用Mentor的TestKompress工具生成EDT壓縮結(jié)構(gòu)，最后再基于TestKompress生成向量。在兩套不同的工作流程中，盡管都能實(shí)現(xiàn)測(cè)試壓縮邏輯，并生成測(cè)試向量，但它們測(cè)試壓縮的實(shí)現(xiàn)方式不同。第一種方式的壓縮結(jié)構(gòu)是在插入掃描鏈的過(guò)程中進(jìn)行的，而基于TestKompress工具的EDT壓縮邏輯是與插入掃描鏈并行進(jìn)行的，且生成的壓第二章測(cè)試壓縮及EDT的核心思想縮結(jié)構(gòu)不僅能集成到硬件語(yǔ)言描述的代碼中，還可集成到綜合后生成的門(mén)級(jí)網(wǎng)表中，且對(duì)壓縮邏輯的配置較靈活?；趦煞N不同的測(cè)試壓縮技術(shù)所實(shí)現(xiàn)的設(shè)計(jì)能獲得的壓縮技術(shù)所實(shí)現(xiàn)的設(shè)計(jì)能獲得的壓縮率、測(cè)試覆蓋率及測(cè)試所能達(dá)到的最高頻率等差別2.4.1基于DFTMAX壓縮邏輯的工作原理DFTMAX工具的測(cè)試壓縮技術(shù)是基于自適應(yīng)掃描結(jié)構(gòu)實(shí)現(xiàn)的，且它的解壓邏輯是基于組合邏輯來(lái)完成的，工作原理為：測(cè)試壓縮向量先送入串行轉(zhuǎn)換器再經(jīng)過(guò)組合解壓縮邏輯解壓縮后最后再送到內(nèi)部掃描鏈，測(cè)試響應(yīng)數(shù)據(jù)先經(jīng)過(guò)壓縮邏輯再經(jīng)過(guò)并行轉(zhuǎn)換器以后最后再送到自動(dòng)測(cè)試設(shè)備。最基本的串行轉(zhuǎn)換自適應(yīng)掃描結(jié)構(gòu)如圖2.12scanlnscanlndeserializer(&bits)5MHZntenaldckcompressorserializer(8bits)圖2.12串行轉(zhuǎn)換自適應(yīng)掃描結(jié)構(gòu)根據(jù)圖2.12可知，串行轉(zhuǎn)換的自適應(yīng)掃描技術(shù)包括：(1)串行轉(zhuǎn)換的時(shí)鐘控制器，由FSM的計(jì)數(shù)器和時(shí)鐘門(mén)控單元組成，計(jì)數(shù)器用來(lái)生成時(shí)鐘使能信號(hào)和選通信號(hào)，且計(jì)數(shù)器由外部的時(shí)鐘來(lái)驅(qū)動(dòng)；(2)串-并轉(zhuǎn)換寄存器，用來(lái)從掃描輸入端串行加載測(cè)試數(shù)據(jù)，再經(jīng)過(guò)解壓縮邏輯將數(shù)據(jù)送到內(nèi)部掃描鏈；(3)并-串轉(zhuǎn)換寄存器，用來(lái)捕獲壓縮邏輯輸出的測(cè)試數(shù)據(jù)，并將其串行移出。由4-bit的串并轉(zhuǎn)換寄存器實(shí)現(xiàn)的壓縮過(guò)程如下所示：FSMcounter0ScanenableenableStrobeenableTesterstrobecapturedecompressor.Atthesametime,serializercapturecompressoroutputdata7.Deseralzercompletesshiftfor4.Firstshiftdataisthroughdecompressorstrobingcompressoroutputsforfirstshift5.Testerstartsstrobingcompressoroutputsforfirstshift2.Deserializerstarts3.Deserializercompletesshiftfor2由上圖可知，串行轉(zhuǎn)換的時(shí)鐘控制器的行為類(lèi)似于時(shí)鐘分頻器，內(nèi)部所生成的時(shí)鐘信號(hào)是外部時(shí)鐘信號(hào)被S倍分頻實(shí)現(xiàn)的，而S則是并-串轉(zhuǎn)換寄存器的級(jí)數(shù)。假設(shè)并-串轉(zhuǎn)換寄存器由8個(gè)寄存器組成，且測(cè)試系統(tǒng)外部時(shí)鐘的頻率為10MHz,由于內(nèi)部時(shí)鐘是被8分頻實(shí)現(xiàn)的，故內(nèi)部的時(shí)鐘頻率會(huì)降低到1.25MHz。因此，利用DFTMAX的壓縮邏輯所實(shí)現(xiàn)的測(cè)試壓縮中，內(nèi)部掃描鏈的時(shí)鐘頻率只有外部掃描通道時(shí)鐘頻率的S分之一，而利用TestKompress工具的EDT結(jié)構(gòu)實(shí)現(xiàn)的壓縮能保證內(nèi)部掃描鏈的時(shí)鐘頻率與外部掃描通道的時(shí)鐘頻率相同，這才是我們?cè)O(shè)計(jì)中實(shí)際期望的?；贒FTMAX工具的解壓縮邏輯是由可重構(gòu)的選擇網(wǎng)絡(luò)實(shí)現(xiàn)的，對(duì)于一定數(shù)目的輸入通道而言，它只能驅(qū)動(dòng)內(nèi)部較少數(shù)目的掃描鏈，因此基于DFTMAX設(shè)計(jì)的壓縮邏輯的壓縮率較低。其電路結(jié)構(gòu)可舉例如圖2.14所示：第二章測(cè)試壓縮及EDT的核心思想0101010scanchain410圖2.14基于DFTMAX的解壓縮邏輯2.4.2基于DFTMAX壓縮邏輯的不足的自適應(yīng)掃描技術(shù)實(shí)現(xiàn)的測(cè)試壓縮存在以下問(wèn)題：(1)生成的測(cè)試向量所能實(shí)現(xiàn)的壓縮率較低，一般只有幾十，若想提高壓縮率，則會(huì)造成走線擁擠等問(wèn)題；(2)壓縮模式生成的測(cè)試矢量對(duì)其下一個(gè)向量的依賴性比較大，因此我們不能重新排序ATPG所生成的向量來(lái)實(shí)現(xiàn)用最少的測(cè)試數(shù)據(jù)來(lái)覆蓋設(shè)計(jì)中最多的故障； (3)自適應(yīng)掃描技術(shù)不能實(shí)現(xiàn)掃描輸入通道的共享，因此其無(wú)法較好地解決測(cè)試端口不夠用的問(wèn)題；(4)利用DFTMAX的壓縮邏輯所實(shí)現(xiàn)的測(cè)試壓縮中，內(nèi)部掃描鏈的時(shí)鐘頻率只有外部掃描通道時(shí)鐘頻率的S分之一。由于DFTMAX的測(cè)試壓縮邏輯存在以上問(wèn)題，而TestKompress的EDT結(jié)構(gòu)在以上方面較有優(yōu)勢(shì)，因此我們常用TestKompress的EDT結(jié)構(gòu)來(lái)實(shí)現(xiàn)測(cè)試壓縮。與壓縮結(jié)構(gòu)利用時(shí)序線性解壓器來(lái)實(shí)現(xiàn)，從而能獲得較高的測(cè)試壓縮率；利用可容忍X值的空間壓縮結(jié)構(gòu)來(lái)實(shí)現(xiàn)壓縮，從而有較強(qiáng)的防混淆和容納不確定值X的能力；除此之外，TestKompress工具可與通道共享技術(shù)相結(jié)合來(lái)解決對(duì)測(cè)試端口不夠用的難題。本章詳細(xì)介紹了測(cè)試向量壓縮的分類(lèi)，再依次介紹常見(jiàn)的壓縮方法及其壓縮原理，接下來(lái)介紹了基于TestKompress工具的EDT邏輯的核心思想及其基本組成部分，為下一章介紹EDT邏輯各組成部分的工作原理打下基礎(chǔ)，最后從基于DFTMAX的測(cè)試壓縮原理出發(fā)，簡(jiǎn)單對(duì)比了基于國(guó)內(nèi)主流的ATPG工具M(jìn)entor的TestKompress與Synopsys的TetraMAX的設(shè)計(jì)所能獲得的壓縮率，故障覆蓋率等方面的差異。第三章EDT的組成部分、工作原理及相關(guān)的DRC第三章EDT的組成部分、工作原理及相關(guān)的DRC對(duì)于EDT邏輯而言，其端口信號(hào)包括：掃描輸入通道(edt_channels_in),掃描輸出通道(edt_channels_out),edt_update,edt_clock,edt_bypass及edt_reset。在掃描測(cè)試信號(hào)的變換如下所示：在scantest過(guò)程中，EDT結(jié)構(gòu)的工作流程可概括為如下幾部分：1)load_unload階段：EDT邏輯工作在復(fù)位狀態(tài)，此時(shí)測(cè)試數(shù)據(jù)還未經(jīng)掃描鏈加載到掃描電路中，且在該過(guò)程中各信號(hào)狀態(tài)如下：edt_clock信號(hào)應(yīng)有效，標(biāo)志EDT邏輯更新的端口信號(hào)edt_update為高電平，而掃描時(shí)鐘(scanclock)此時(shí)無(wú)效；2)shift階段：在該過(guò)程中，測(cè)試數(shù)據(jù)需經(jīng)掃描鏈加載到掃描電路，故此時(shí)掃描時(shí)鐘和edt_clock必須有效，且標(biāo)志掃描移位過(guò)程的掃描使能信號(hào)(scanenable)有效，3)capture階段：在該階段，加載到掃描鏈上的測(cè)試數(shù)據(jù)在掃描時(shí)鐘的作用下應(yīng)用到設(shè)計(jì)中其他的組合邏輯部分，此時(shí)各信號(hào)狀態(tài)如下：edt_clock信號(hào)無(wú)效，掃描使能信號(hào)scan_enable和EDT邏輯更新信號(hào)(edt_update)可為任意值，但實(shí)際項(xiàng)目中常取值0。以項(xiàng)目中的某個(gè)EDT為例，其輸入通道51個(gè)，輸出通道1個(gè)，輸入/輸出掃描鏈均為450條，該模塊相關(guān)的EDT邏輯的結(jié)構(gòu)圖如下所示：dt_chennea_nrdt_chcut圖3.2某個(gè)EDT模塊的結(jié)構(gòu)圖由圖可知，EDT邏輯主要由decompressor,compactor和bypass三部分組成，具體功能如下：1)Decompressor:用來(lái)將來(lái)自于ATE的測(cè)試數(shù)據(jù)解壓，并分配到SoC設(shè)計(jì)內(nèi)部的掃描鏈上，該過(guò)程是無(wú)損壓縮2)Compactor:主要用來(lái)將設(shè)計(jì)中掃描鏈的實(shí)際響應(yīng)數(shù)據(jù)壓縮后再送給ATE,此時(shí)能進(jìn)行有損壓縮；3)Bypass:用來(lái)旁路EDT邏輯，讓我們?cè)谕獠靠芍苯釉L問(wèn)設(shè)計(jì)內(nèi)部的掃描鏈，而不需通過(guò)掃描通道來(lái)訪問(wèn)，此功能可方便我們調(diào)試由于EDT邏輯本身的問(wèn)題而導(dǎo)致的芯片測(cè)試失敗。除了上述三部分以外，EDT邏輯還包括提供每個(gè)EDT模塊正常工作所需的控制信號(hào)和mask信號(hào)的控制電路部分?？刂齐娐分饕脕?lái)產(chǎn)生EDT邏輯正常工作所需的控制信號(hào)和mask信號(hào)，mask信號(hào)用來(lái)決定在壓縮器中哪些掃描鏈?zhǔn)潜谎谏w的，哪些是可觀測(cè)的。最基本的控制電路的結(jié)構(gòu)如圖3.3所示：第三章EDT的組成部分、工作原理及相關(guān)的DRCedtedt_maskMUXedt_updateedt_channels_inedt_codes圖3.3控制電路結(jié)構(gòu)圖在控制電路中，常見(jiàn)的譯碼電路有：One-Hotdecoder和XORdecoder,不同的譯碼電路對(duì)應(yīng)著掃描鏈不同的掩蓋形式。對(duì)于One-Hotdecoder而言，在某個(gè)掃描輸出通道上，只有一條掃描鏈?zhǔn)潜谎谏w的，不可見(jiàn)的，而其他所有的掃描鏈都是可觀測(cè)的；對(duì)于XORdecoder而言，在某個(gè)掃描輸出通道上，是所有掃描鏈經(jīng)過(guò)異或邏輯后再壓縮到同一條掃描輸出通道的，當(dāng)此種譯碼方式下掃描輸出通道上有mismatch時(shí)，想要調(diào)試找出有問(wèn)題的掃描鏈?zhǔn)窍喈?dāng)不方便的。3.1.1控制電路的工作原理控制單元包括以下部分：maskhold及maskshiftregisters,XOR及One-Hotdecoder和選擇結(jié)構(gòu)。在每個(gè)EDT模塊中，maskhold/shift寄存器的個(gè)數(shù)取決于內(nèi)部掃描鏈的數(shù)目。在采用通道共享的EDT邏輯里，每個(gè)EDT模塊都需要一個(gè)單獨(dú)的控制通道來(lái)產(chǎn)生自身EDTlogic正常工作所需的控制信號(hào)和掩蓋信號(hào)，因此從測(cè)試機(jī)的輸入通道輸送的測(cè)試數(shù)據(jù)會(huì)先經(jīng)過(guò)控制單元里maskshift寄存器處理后，再送給解壓縮器，并產(chǎn)生用于壓縮器掃描鏈壓縮方式選擇的控制信號(hào)。對(duì)于控制單元里不同的譯碼器，會(huì)產(chǎn)生不同的編碼信號(hào)。在該EDT模塊中，maskhold/shift寄存器均為20bits,則由TestKompress工具生成的該EDT模塊的控制電路其他各部分的比特分布情況如圖3.4所示：圖3.4控制電路里各組成部分的比特分布在load_unload階段，控制電路會(huì)根據(jù)輸入通道里的測(cè)試數(shù)據(jù)和掩蓋移位寄存器來(lái)產(chǎn)生控制信號(hào)(control_bit)和相應(yīng)的mask信息，并將其送給壓縮邏輯。control_bit主要用來(lái)在控制電路里選擇用One-Hot譯碼器還是XOR譯碼器產(chǎn)生mask信號(hào)。對(duì)于不同的譯碼器，其掩蓋信息是不同的，且這些信息均在控制電路里生成。其具體過(guò)程可如圖3.5的代碼所示：update_or_shift_masking_regs:PROCESS(edt_clock)BEGINIF(edt_clock='1')AND(edt_masks_hold_reg_0<=masks_shift_reg_0;masks_shift_reg_0<=(OTHERS=>'O');ENDPROCESSupdate_or_shift_masking_regs;edt_channels_out_from_controller(0)<=masks_shift_reg_0(0);edt_channels_out_from_controller(1)<=edt_channels_in(1);edt_channels_out_from_controller(2)<=edt_channels_in(2);edt_channels_out_from_controller(3)<=edt_channels_in(3);control_bit<=masks_hold_reg_0(19);xor_encoded_masks<=masks_hold_reg_0(0masks_hold_reg_0(3)&masks_hold_reg_0(4)&masks_hold_reg_0(5)&masks_hold_reg_0(6)&masks_hold_reg_0(7)&masks_hold_reg_0(8)&masks_hold_reg_0(9)&masks_hold_reg_0(10)&masks_hold_reg_0(11)&masks_hold_reg_0(12)&masks_hold_reg_0(13)&masks_hold_reg_0(14)&masks_hold_reg_0(15)&masks_hold_reg_0(16)&masks_hold_reg_0(17)&masks_hold_reg_0(18);onehot_encoded_masks_0<=masmasks_hold_reg_0(16)&masks_hold_reg_0(15)&masks_hold_reg_0(14)&masks_hold_reg_0(13)&masks_hold_reg_0(12)&masks_hold_reg_0(11)&masks_hold_reg_0(10);xor_decoded_masks_0;圖3.5控制電路的關(guān)鍵代碼第三章EDT的組成部分、工作原理及相關(guān)的DRC3.1.2XOR譯碼器的工作原理由控制電路所產(chǎn)生的控制信號(hào)可知，當(dāng)controlbit為0時(shí)，將選擇XOR譯碼器來(lái)進(jìn)行后續(xù)的掃描鏈壓縮，此時(shí)對(duì)于某個(gè)掃描輸入通道所映射的掃描鏈中，同一時(shí)刻將有多條掃描鏈經(jīng)異或后再壓縮到同一條掃描通道，若此時(shí)該掃描通道上的測(cè)試數(shù)據(jù)出現(xiàn)mismatch,則該種情況下無(wú)法直接推斷是哪條掃描鏈上的數(shù)據(jù)出現(xiàn)問(wèn)題。在實(shí)際電路中，XOR譯碼器和One-Hot譯碼器的個(gè)數(shù)取決于該模塊中輸出通道的個(gè)數(shù)。XORdecoder會(huì)根據(jù)掩蓋信號(hào)選擇在每個(gè)壓縮器里掩蓋或觀測(cè)多條掃描鏈，且其maskcode將嚴(yán)格與在生成EDTIP的過(guò)程中所生成的edt_ip_setting文件里的內(nèi)decoded_masks_0(0)<=encoded_masks(0)XORencoded_masks(1)XORencoded_masks(2);decoded_masks_0(1)<=encoded_masks(0)XORencoded_masks(1)XORencoded_masks(3);decoded_masks_0(351)<=encoded_masks(2)XORencoded_masks(7)XORencoded_masks(11);decoded_masks_0(352)<=encoded_masks(2)XORencoded_masks(4)XORencoded_masks(16);decoded_masks_0(353)<=encoded_masks(1)XORencoded_masks(11)XORencoded_masks(12);set_mask_decoder_connection-xor_decoderchainset_mask_decoder_connection-xor_decoderchain35311711513圖3.6XOR譯碼器的代碼舉例當(dāng)控制信號(hào)(controlbit)為1時(shí)，將選擇One-Hot譯碼器來(lái)進(jìn)行后續(xù)的掃描鏈壓縮，此時(shí)對(duì)于某個(gè)輸出通道所映射的掃描鏈中，同一時(shí)刻只有一條掃描鏈?zhǔn)潜谎谏w的，而其他的掃描鏈均是可觀測(cè)的。One-Hotdecoder電路由經(jīng)典的二進(jìn)制譯碼器和或門(mén)組成，即：假設(shè)該電路有m個(gè)信號(hào)輸入，那么經(jīng)過(guò)One-Hotdecoder以后會(huì)有2m個(gè)信號(hào)輸出，且所有的輸出信號(hào)2'"2'"bitsoutOne-Hotdecoderdecodesto1-hotoutof2mmaskshiftregisteredt_mask圖3.7One-Hot譯碼器結(jié)構(gòu)圖對(duì)于某個(gè)給定的EDT模塊而言，其設(shè)計(jì)中的掃描鏈數(shù)目是一定的，如：前文所討論的該模塊中有450條掃描鏈，若利用One-Hot譯碼器進(jìn)行譯碼，而利用9輸入的信號(hào)就可產(chǎn)生512個(gè)輸出，則有62個(gè)譯碼器的輸出是未使用的。所有使用的輸出組信號(hào)將與掃描輸出鏈作與運(yùn)算后再送到壓縮器里。對(duì)于masked測(cè)試向量，譯碼器只會(huì)讓usedgroup里某一個(gè)輸出為高，因而使能相應(yīng)的與門(mén)，再讓其對(duì)應(yīng)的掃描鏈在掃描輸出端是可觀測(cè)的。所有unusedgroup的輸出將或在一起，再與控制信號(hào)(control_bit)相或以后，最后再作為控制每個(gè)usedgroup的或門(mén)的另一個(gè)輸入端，進(jìn)而再控制相應(yīng)的掃描鏈。對(duì)于non-maskingpattern,只要有一個(gè)unusedgroup的輸出為高，則讓所有的掃描鏈都是可在One-Hot譯碼器電路中，譯碼器的輸入encoded_masks的比特?cái)?shù)取決于該模塊里掃描鏈的數(shù)目。對(duì)于某個(gè)給定的EDT模塊，利用One-Hot譯碼器以后會(huì)有很多未使用的譯碼器的輸出信號(hào)，因此在后期ATPG生成EDTchainpatterns時(shí)，若想得到所有的測(cè)試向量，可用-typeall的命令實(shí)現(xiàn)，即：此時(shí)工具除了生成non-masking和masking(One-Hot和XOR)的向量以外，還會(huì)生成向量去測(cè)試所有未使用的One-Hot譯碼器的值，因此用該命令所生成的總的向量會(huì)比單獨(dú)所存的non-masking和masking的向量要多。3.1.4低功耗控制單元的工作原理在上述所討論的EDT模塊的控制單元中，并沒(méi)有加入低功耗模塊。但隨著芯片的工藝愈來(lái)愈先進(jìn)，IC的結(jié)構(gòu)愈來(lái)愈復(fù)雜，SoC設(shè)計(jì)所存在的顯著的問(wèn)題就是：被測(cè)電路測(cè)試過(guò)程中的開(kāi)關(guān)活動(dòng)過(guò)于頻繁，導(dǎo)致測(cè)試功耗較大，而過(guò)高的的測(cè)試功耗會(huì)導(dǎo)第三章EDT的組成部分、工作原理及相關(guān)的DRC致被測(cè)電路過(guò)熱，從而影響待測(cè)電路的使用壽命，降低芯片生產(chǎn)的良品率和正常工作的可靠性，甚至使芯片燒毀。因此在設(shè)計(jì)過(guò)程中采用低功耗的測(cè)試壓縮邏輯是很有必要的，它允許你在一定程度上降低測(cè)試圖形的轉(zhuǎn)換密度，生成翻轉(zhuǎn)次數(shù)較少的測(cè)試向量來(lái)降低功耗，從而節(jié)省能源，還能提高測(cè)試系統(tǒng)的穩(wěn)定性和性能116),并降低芯片的測(cè)試成本。低功耗電路的結(jié)構(gòu)圖如下所示[171XPXPedt_channelsinXPedt_update0圖3.8低功耗控制邏輯由圖3.8可知，與普通的控制邏輯相比，低功耗的控制邏輯將多一組lowpowershift的控制單元。掃描輸入管腳將壓縮后的測(cè)試數(shù)據(jù)送到解壓縮邏輯的同時(shí)，也將各管腳攜帶的屏蔽使能信息傳入低功耗掃描輸入控制模塊。低功耗控制模塊由控制寄存器和組合異或邏輯陣列組成，其工作原理為：當(dāng)將被使能，并根據(jù)輸入的流水線級(jí)的信息生成控制信號(hào)。該控制信號(hào)將被加載到保持寄存器，并應(yīng)用到XORexpander去控制與門(mén)是否被使能。若控制信號(hào)為高電平1,則該與門(mén)是enabled,并由decompressor邏輯去驅(qū)動(dòng)掃描鏈；若控制信號(hào)為0,則該與門(mén)打開(kāi)，并由邏輯值0去驅(qū)動(dòng)掃描鏈。當(dāng)low_power_shift_en無(wú)效時(shí)，powercontroller將是無(wú)效的，此時(shí)輸入的流水線級(jí)被旁路，holdregister里全是邏輯值1,則一直由解壓縮邏輯去驅(qū)動(dòng)掃描鏈。這樣就可以在需要加載掃描鏈信息時(shí)由解壓縮邏輯驅(qū)動(dòng)內(nèi)部掃描鏈，而在捕獲階段則由邏輯值0驅(qū)動(dòng)掃描鏈，此時(shí)就可以節(jié)省由于捕獲測(cè)試響應(yīng)而帶來(lái)的額外功耗。在測(cè)試過(guò)程中，每個(gè)測(cè)試向量經(jīng)解壓縮邏輯解壓后送給內(nèi)部掃描鏈，因此除了描鏈，故這種lowpower的控制單元會(huì)節(jié)省芯片在測(cè)試時(shí)的功耗。解壓縮電路位于掃描輸入通道和輸入掃描鏈之間，主要用來(lái)解壓來(lái)自于ATE的測(cè)試數(shù)據(jù)，再將數(shù)據(jù)送給內(nèi)部的掃描鏈。它能將較少數(shù)量的輸入掃描通道的數(shù)據(jù)解壓縮到內(nèi)部較多的掃描輸入鏈上，基本能實(shí)現(xiàn)測(cè)試數(shù)據(jù)的無(wú)損壓縮。Decompressor電路主要包括LFSM(LinearFiniteStateMachine,線性有限狀態(tài)機(jī))及phaseshifter(移相器),其結(jié)構(gòu)圖如下所示：fromExtfsm_vet_Jochupupdarte圖3.9解壓縮電路的結(jié)構(gòu)示意圖在生成EDTlogic時(shí)，TK工具會(huì)根據(jù)該模塊內(nèi)部掃描鏈的數(shù)目將decompressor邏輯分成多個(gè)segments,再根據(jù)需輸送數(shù)據(jù)的掃描鏈數(shù)目確定每個(gè)segment中LFSM的數(shù)目，而LFSM的數(shù)目則決定了整個(gè)解壓縮邏輯的大小。LFSM是一種基于LFSR形式的可自動(dòng)產(chǎn)生測(cè)試矢量的電路結(jié)構(gòu)，具有較少的內(nèi)部散出和較小的傳播延遲特性。它包括大量的D觸發(fā)器和少量的異或門(mén)，且是BIST結(jié)構(gòu)的根基。phaseshifter用于控制各掃描鏈信號(hào)與相應(yīng)掃描時(shí)鐘之間的同步。而測(cè)試壓縮結(jié)構(gòu)中的效率取決于decompressor電路，較好的設(shè)計(jì)需符合如下標(biāo)準(zhǔn)：產(chǎn)生的測(cè)試向量之間最好為線性無(wú)關(guān)、解壓邏輯能高速工作、面積開(kāi)銷(xiāo)盡可能少大部分解壓縮器都由偽隨機(jī)序列生成電路組成，且該類(lèi)序列的位具有重復(fù)性和不可消除的特點(diǎn)，因此會(huì)降低所生成的測(cè)試矢量的質(zhì)量。若測(cè)試中使用具有以上特點(diǎn)的序列，則會(huì)導(dǎo)致設(shè)計(jì)的故障覆蓋率相當(dāng)?shù)?19]?；贓DT結(jié)構(gòu)的解壓縮器以序列發(fā)生器為核心，其測(cè)試輸入端口連接到ATE的各輸入通道，其輸出端口經(jīng)過(guò)phaseshifter來(lái)驅(qū)動(dòng)設(shè)計(jì)內(nèi)部的掃描電路。與普通的LFSR相比，基于該類(lèi)結(jié)構(gòu)的序列發(fā)生器有如下特點(diǎn)：工作速度更快、扇出更少，且能較容易達(dá)到后端各種時(shí)序等約束要求。第三章EDT的組成部分、工作原理及相關(guān)的DRC由LFSR及XOR組成的序列發(fā)生電路，可按如下表達(dá)式產(chǎn)生測(cè)試向量120:2的k個(gè)邏輯變量的加法。若某個(gè)LFSR電路有k位，則由其至多能生成不重復(fù)的2k-1種狀態(tài)。最大長(zhǎng)度的序列發(fā)生器是指恰好在生成2K-1種不重復(fù)的狀態(tài)以后再重復(fù)生成該序列的電路EDT壓縮結(jié)構(gòu)中的解壓縮邏輯的LFSR單元由XOR門(mén)外接的LFSR實(shí)現(xiàn)，如Cm-1a1a2a3am圖3.10線性反饋移位寄存器圖3.10所產(chǎn)生的函數(shù)可用多項(xiàng)式表達(dá)：式中ci的取值與圖中相同，xi表示i個(gè)時(shí)鐘的延遲。若解壓縮電路不能生成最大長(zhǎng)度的偽隨機(jī)序列，則用該電路實(shí)現(xiàn)的壓縮結(jié)構(gòu)將明1,顯然該表達(dá)式能再分解的，而本原多項(xiàng)式是指不能再分解的表達(dá)式。有數(shù)據(jù)表明，只有當(dāng)電路的反饋是基于不可分解的表達(dá)式的系數(shù)組成時(shí)，該電路產(chǎn)生的偽隨機(jī)序列根據(jù)以上分析可知，基于本原多項(xiàng)式的系數(shù)所連接成的LFSR電路能達(dá)到相對(duì)更高的故障覆蓋率?？偟膩?lái)說(shuō)，LFSM單元主要用來(lái)在掃描移位階段產(chǎn)生偽隨機(jī)測(cè)試碼，并在捕獲階段經(jīng)移相器將測(cè)試向量并