EDA技術(shù)與應(yīng)用智慧樹知到答案2024年山東科技大學(xué)

EDA技術(shù)與應(yīng)用山東科技大學(xué)智慧樹知到答案2024年第一章測試

硬件描述語言主要有哪些？（）

A:VHDL

B:SystemVerilog

C:AHDL

D:Verilog

答案:ABCD

第二章測試

下列不屬于VerilogHDL算數(shù)運算符的是（）

A:+

B:%

C:=

D:-

答案:C在verilog語言中，a=4b'1011，那么&a=（）

A:4b'1011

B:4b'1111

C:1b'0

D:1b'1

答案:C5’b10011＞＞2等于（）

A:5’b11100

B:7’b0010011

C:7’b0011100

D:5’b00100

答案:D{4{a}}等于（）

A:{a,a,a,a}

B:{a}

C:{a:a:a:a}

D:{a;a;a;a}

答案:A下列關(guān)于阻塞賦值運算（如b=a;）說法錯誤的是（）

A:在“always”模塊中的reg型信號都采用此賦值方式

B:b的值在賦值語句執(zhí)行完后立刻就改變的

C:賦值語句執(zhí)行完后，塊才結(jié)束

D:在沿觸發(fā)的always塊中使用時，綜合后可能會產(chǎn)生意想不到的結(jié)果

答案:A

第三章測試

假設(shè)design為TOP.v，頂層模塊名為TOP；TestBench為TOP_TB.v，頂層模塊名為TOP_TB，則完整寫出Modelsim仿真該設(shè)計所用命令為vlibmywork（）

A:對B:錯

答案:B常見的數(shù)字仿真器有（）

A:IUS

B:VCS

C:Modelsim

D:Iverilog

答案:ABCDModelsim中，為禁用其優(yōu)化，可以在命令行上添加-novopt選項。（）

A:錯B:對

答案:Bvsim仿真時，是從物理庫開始查找模塊。（）

A:錯B:對

答案:A目前modelsim可以在包含中文的路徑中正常執(zhí)行。（）

A:錯B:對

答案:A

第四章測試

EPF10K20TC144-4具有（）個管腳

A:144

B:15

C:不確定

D:84

答案:AFPGA結(jié)構(gòu)一般分為三部分：可編程邏輯塊（CLB）、可編程I/O模塊和可編程內(nèi)部連線。（）

A:對B:錯

答案:AFPGA基于SRAM結(jié)構(gòu)，每次上電后需要一次配置。（）

A:錯B:對

答案:B大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，其中CPLD通過（）實現(xiàn)其邏輯功能。

A:輸出緩沖

B:可編程乘積項邏輯

C:輸入緩沖

D:查找表（LUT）

答案:DCPLD的可編程是主要基于什么結(jié)構(gòu)（）。

A:與或陣列可編程

B:PAL可編程

C:ROM可編程

D:查找表（LUT）

答案:A

第五章測試

IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實現(xiàn)該功能塊的具體電路的IP核為（）

A:軟IP

B:固IP

C:硬IP

D:其余都對

答案:A綜合是EDA設(shè)計流程的關(guān)鍵步驟，在下面對綜合的描述中，（）是錯誤的。

A:綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件。

B:為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束。

C:綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。

D:綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程。

答案:C基于EDA軟件的FPGA/CPLD設(shè)計流程為：原理圖/HDL文本輸入→（）→綜合→適配→時序仿真→編程下載→硬件測試。

A:邏輯綜合

B:配置

C:功能仿真

D:時序仿真

答案:C（）是EDA設(shè)計流程的關(guān)鍵步驟。

A:適配B:測試C:設(shè)計輸入D:綜合

答案:D在EDA中，IP的中文含義是（）

A:沒有特定意義

B:知識產(chǎn)權(quán)核

C:網(wǎng)絡(luò)供應(yīng)商

D:在系統(tǒng)編程

答案:B

第六章測試

仿真中，下述clk信號值變化，將觸發(fā)上升沿事件的有：（）。

A:01

B:0Z

C:XZ

D:Z1

答案:ABD由nand門可構(gòu)建出所有數(shù)字邏輯。（）

A:對B:錯

答案:ALatch是邊沿敏感，DFF是電平敏感。（）

A:對B:錯

答案:Balways@()語法中，敏感列表不完整，可能導(dǎo)致仿真與綜合結(jié)果不一致。（）

A:錯B:對

答案:BDFF是Verilog語言的內(nèi)建原語，可以直接例化使用。（）

A:對B:錯

答案:B

第七章測試

關(guān)于TestBench的描述，錯誤的是（）

A:TestBench功能包括為待測電路的輸入產(chǎn)生激勵

B:TestBench可以不含驗證待測電路輸出信號正確性的功能

C:TestBench使用硬件描述語言進行編寫，可被綜合成硬件電路

D:TestBench既可以用來驗證電路的功能，也可以用來驗證電路的時序

答案:C關(guān)于系統(tǒng)任務(wù)的說法，錯誤的是（）

A:$write用來將輸出信息打印到文件中

B:$strobe用來顯示信號在當前時間槽的穩(wěn)定值

C:$display可用來輸出信號的即時數(shù)值

D:$monitor可用來監(jiān)控信號的變化

答案:Avcd、fsdb、wlf等格式的文件都是波形文件。（）

A:錯B:對

答案:A關(guān)于函數(shù)與任務(wù)，描述錯誤的是（）

A:任務(wù)只能在過程語句中被調(diào)用，不能作為賦值的結(jié)果

B:函數(shù)可以嵌套調(diào)用函數(shù)，而任務(wù)不能嵌套調(diào)用任務(wù)

C:函數(shù)定義時不能包含輸出信號

D:函數(shù)的定義中，不能包含任何時間控制類的語句

答案:B可以使用defpara或者parameter語句將某一變量定義為參數(shù)。（）

A:錯B:對

答案:A

第八章測試

下面關(guān)于有限狀態(tài)機的說法，錯誤的是（）

A:mealy型有限狀態(tài)機的輸出信號與當前時刻的輸入有關(guān)

B:moore型有限狀態(tài)機的輸入至少需要一個時鐘周期才影響輸出

C:有限狀態(tài)機可以與狀態(tài)轉(zhuǎn)移圖相互轉(zhuǎn)換

D:有限狀態(tài)機只能是moore型有限狀態(tài)機或者mealy型有限狀態(tài)機中的一種

答案:D獨熱碼狀態(tài)編碼方式消耗更多位的寄存器資源，更易產(chǎn)生電路毛刺，使應(yīng)盡量避免使用。（）

A:對B:錯

答案:B對于狀態(tài)較多的有限狀態(tài)機，使用格雷碼編碼方式相對二進制編碼方式可能會消耗更少的寄存器資源。（）

A:對B:錯

答案:B關(guān)于有限狀態(tài)機三段式描述方法與二段式描述方法的區(qū)別，錯誤的（）

A:三段式描述方法與有限狀態(tài)機的邏輯抽象形式一致

B:三段式描述方法將次態(tài)判斷與輸出邏輯進行了分離

C:三段式描述相對二段式描述方法，可以具有更快的輸出速度

D:三段式描述方法實在二段式描述方法的基礎(chǔ)上增加了部分代碼

答案:D下面哪一項不是狀態(tài)轉(zhuǎn)移圖的組成元素（）

A:信號位寬

B:狀態(tài)名稱

C:轉(zhuǎn)移方向

D:狀態(tài)位置

答案:A

第九章測試

下面的代碼不會生成多余的鎖存器。

moduletest(out1,a,b,c,sel);

inputa,b,c;

outputout1;

input[1:0]sel;

regout1;

always@(aorborcorsel)begin

if(sel==2'b10)out1=a;

elseif(sel==2'b01)out1=b;

elseif(sel==2'b11)out1=c;

end

endmodule

（）

A:錯B:對

答案:A下面的代碼不存在RTL與綜合后門級網(wǎng)表仿真不一致問題。

modulecompare(equal,a,b);

parametersize=1;

outputequal;

input[size-1:0]a,b;

regequal;

always@(*)

begin

equal=(a==b);

end

endmodule

（）

A:錯B:對

答案:B下面的代碼，會生成級聯(lián)電路。

moduletest(SEL,A,B,C,D,Y);

input[1:0]