2024年大學(xué)試題(計(jì)算機(jī)科學(xué))-verilog筆試歷年真題薈萃含答案

2024年大學(xué)試題(計(jì)算機(jī)科學(xué))-verilog筆試歷年真題薈萃含答案（圖片大小可自由調(diào)整）答案解析附后卷I一.參考題庫(kù)(共25題)1.基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入→綜合→_____→_____→適配→編程下載→硬件測(cè)試。正確的是（）。 ①功能仿真 ②時(shí)序仿真 ③邏輯綜合 ④配置 ⑤分配管腳A、③①B、①⑤C、④⑤D、④②2.關(guān)于過(guò)程塊以及過(guò)程賦值描述中，下列正確的是（）A、在過(guò)程賦值語(yǔ)句中表達(dá)式左邊的信號(hào)一定是寄存器類(lèi)型B、過(guò)程塊中的語(yǔ)句一定是可綜合的C、在過(guò)程塊中，使用過(guò)程賦值語(yǔ)句給wire賦值不會(huì)產(chǎn)生錯(cuò)誤D、過(guò)程塊中時(shí)序控制的種類(lèi)有簡(jiǎn)單延遲、邊沿敏感和電平敏感3.隨著EDA技術(shù)的不斷完善與成熟，（）的設(shè)計(jì)方法更多的被應(yīng)用于VerilogHDL設(shè)計(jì)當(dāng)中。4.編寫(xiě)一個(gè)帶異步清零、異步置位的D觸發(fā)器。5.完整的條件語(yǔ)句將產(chǎn)生（）電路，不完整的條件語(yǔ)句將產(chǎn)生（）電路。6.IEEE7.ISP8.請(qǐng)根據(jù)以下兩條語(yǔ)句的執(zhí)行，最后變量A中的值是（）。 reg[7：0]A； A=2’hFF；A、8’b0000_0011B、8’h03C、8’b1111_1111D、8’b111111119.根據(jù)下面的程序，畫(huà)出產(chǎn)生的信號(hào)波形。 10.RTL11.用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的目標(biāo)是最終完成（）的設(shè)計(jì)與實(shí)現(xiàn)。12.下列哪些Verilog的基本門(mén)級(jí)元件是多輸出（）A、nandB、norC、andD、not13.在verilog中，下列語(yǔ)句哪個(gè)不是分支語(yǔ)句？（）A、if-elseB、caseC、casezD、repeat14.設(shè)計(jì)一個(gè)帶有異步復(fù)位控制端和時(shí)鐘使能控制端的10進(jìn)制計(jì)數(shù)器。15.關(guān)于函數(shù)的描述下列說(shuō)法不正確的是（）A、函數(shù)定義中不能包含任何時(shí)序控制語(yǔ)句；B、函數(shù)至少有一個(gè)輸入，包含任何輸出或雙向端口；C、函數(shù)只返回一個(gè)數(shù)據(jù)，其缺省為reg類(lèi)型；D、函數(shù)不能調(diào)用任務(wù)，但任務(wù)可以調(diào)用函數(shù)。16.簡(jiǎn)述VerilogHDL編程語(yǔ)言中函數(shù)與任務(wù)運(yùn)用有什么特點(diǎn)？17.狀態(tài)機(jī)常用狀態(tài)編碼有（）。18.FPGA19.P，Q，R都是4bit的輸入矢量，下面哪一種表達(dá)形式是正確的（）A、inputP[3:0],Q,R;B、inputP,Q,R[3:0];C、inputP[3:0],Q[3:0],R[3:0];D、input[3:0]P,[3:0]Q,[0:3]R;E、input[3:0]P,Q,R;20.下列標(biāo)識(shí)符中，（）是不合法的標(biāo)識(shí)符。A、9moonB、State0C、Not_Ack_0D、signall21.試用verilog語(yǔ)言描述：圖示為一個(gè)4位移位寄存器，是由四個(gè)D觸發(fā)器（分別設(shè)為U1，U2，U3，U4）構(gòu)成的。其中seri_in是這個(gè)移位寄存器的串行輸入；clk為移位時(shí)脈沖輸入；clr為清零控制信號(hào)輸入；Q[1]~Q[3]則為移位寄存器的并行輸出。 22.兩個(gè)進(jìn)程之間是（）語(yǔ)句。而在Always中的語(yǔ)句則是（）語(yǔ)句。23.下列描述中采用時(shí)鐘正沿觸發(fā)且reset異步下降沿復(fù)位的代碼描述是（） A、AB、BC、CD、D24.SOPC25.IP卷II一.參考題庫(kù)(共25題)1.在進(jìn)程中只有當(dāng)敏感信號(hào)是沿觸發(fā)（即上升沿或下降沿）時(shí)，此時(shí)綜合為時(shí)序電路；而在進(jìn)程中只有當(dāng)敏感信號(hào)是電平沿觸發(fā)時(shí)，此時(shí)綜合為組合電路。2.用阻塞賦值方式編程實(shí)現(xiàn)二選一功能。3.VerilogHDL中任務(wù)可以調(diào)用其他任務(wù)和（）。4.Verilog語(yǔ)言規(guī)定了邏輯電路中信號(hào)的4種狀態(tài)，分別是0，1，X和Z。其中0表示低電平狀態(tài)，1表示高電平狀態(tài)，X表示不定態(tài)（或未知狀態(tài)），Z表示（）。5.在verilog語(yǔ)言中整型數(shù)據(jù)與（）位寄存器數(shù)據(jù)在實(shí)際意義上是相同的。A、8B、16C、32D、646.根據(jù)調(diào)用子模塊的不同抽象級(jí)別，模塊的結(jié)構(gòu)描述可以分為（）A、模塊級(jí)B、門(mén)級(jí)C、開(kāi)關(guān)級(jí)D、寄存器級(jí)7.阻塞性賦值符號(hào)為（），非阻塞性賦值符號(hào)為（）。8.根據(jù)下面的程序，畫(huà)出產(chǎn)生的信號(hào)波形。 9.編程實(shí)現(xiàn)求補(bǔ)碼的程序，輸入是帶符號(hào)的8位二進(jìn)制數(shù)。10.簡(jiǎn)述有限狀態(tài)機(jī)FSM分為哪兩類(lèi)？有何區(qū)別？有限狀態(tài)機(jī)的狀態(tài)編碼風(fēng)格主要有哪三種？FSM的三段式描述風(fēng)格中，三段分別描述什么？11.EDA縮寫(xiě)的含義為（）12.元件實(shí)例語(yǔ)句“notif1#（1：3：4，2：3：4，1：2：4）U1（out，in，ctrl）；”中截至延遲的典型值為（）A、1B、2C、3D、413.已知x=4’b1001,y=4’0110,則x的4位補(bǔ)碼為4’b1111，而y的4位的補(bǔ)碼為（）14.IEEE標(biāo)準(zhǔn)的硬件描述語(yǔ)言是（）和VHDL。15.可編程器件分為（）和CPLD。16.可編程邏輯器件的優(yōu)化過(guò)程主要是對(duì)（）和資源的處理過(guò)程。17.Verilog連線類(lèi)型的驅(qū)動(dòng)強(qiáng)度說(shuō)明被省略時(shí)，則默認(rèn)的輸出驅(qū)動(dòng)強(qiáng)度為（）A、supplyB、strongC、pullD、weak18.試用verilog語(yǔ)言產(chǎn)生如下圖所示的測(cè)試信號(hào) 19.你所知道的可編程邏輯器件有（至少兩種）：（）。20.大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類(lèi)，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是（）。A、FPGA全稱(chēng)為復(fù)雜可編程邏輯器件；B、FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；C、基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D、在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。21.下面是通過(guò)case語(yǔ)句實(shí)現(xiàn)四選一電路部分程序，將橫線上的語(yǔ)句補(bǔ)上，使程序形成完整功能。 22.在case語(yǔ)句中至少要有一條（）語(yǔ)句23.在高速系統(tǒng)設(shè)計(jì)中，下列哪種優(yōu)化方案的目的不是為了提高系統(tǒng)的工作頻率（）A、流水線B、樹(shù)型結(jié)構(gòu)C、遲置信號(hào)后移D、資源共享24.試用verilog語(yǔ)言，利用內(nèi)置基本門(mén)級(jí)元件，采用結(jié)構(gòu)描述方式生成如圖所示的電路。 25.在進(jìn)程中什么情況下綜合為時(shí)序電路？什么情況下綜合為組合電路？卷III一.參考題庫(kù)(共25題)1.VerilogHDL語(yǔ)言進(jìn)行電路設(shè)計(jì)方法有哪幾種？2.編程實(shí)現(xiàn)兩個(gè)4位二進(jìn)制數(shù)相減的程序。3.怎樣理解在進(jìn)程語(yǔ)句中，阻塞語(yǔ)句沒(méi)有延遲這句話？4.完整的條件語(yǔ)句將產(chǎn)生（）電路，不完整的條件語(yǔ)句將產(chǎn)生時(shí)序電路。5.程序注解，并說(shuō)明整個(gè)程序完成的功能。 6.ASIC7.Verilog的基本設(shè)計(jì)單元是模塊。它是由兩部分組成，一部分描述（）；另一部分描述邏輯功能，即定義輸入是如何影響輸出的。8.specparam語(yǔ)句和parameter語(yǔ)句在參數(shù)說(shuō)明方面不同之處是什么.9.編程實(shí)現(xiàn)帶異步清0、異步置1的D觸發(fā)器。10.試設(shè)計(jì)一個(gè)3/8譯碼器，規(guī)定模塊定義為moduleDecoder(Out,In,En),其中Out為譯碼器輸出，In為譯碼器輸入，En為譯碼使能輸入。要求：寫(xiě)出3/8譯碼器VerilogHDL設(shè)計(jì)程序并注釋.11.試使用VerilogHDL設(shè)計(jì)一個(gè)10進(jìn)制計(jì)數(shù)器，規(guī)定模塊定義為modulecount10(out,clr,clk),其中clk為時(shí)鐘輸入，clr為同步清零輸入，低電平有效，out為計(jì)數(shù)器輸出。 （1）寫(xiě)出10進(jìn)制計(jì)數(shù)器VerilogHDL設(shè)計(jì)程序并注釋?zhuān)?（2）寫(xiě)出10進(jìn)制計(jì)數(shù)器VerilogHDL測(cè)試文件并注釋?zhuān)?2.簡(jiǎn)述FPGA與CPLD兩種器件應(yīng)用特點(diǎn)。13.在verilog語(yǔ)言中，a=4b’1011，那么&a=（）A、4b’1011B、4b’1111C、1b’1D、1b’014.下列數(shù)組描述中不正確的代碼是（）。A、integercou[7:0];B、regbool[16:0];C、integermat[4:0][0:127];D、reg[8*8:1]carray_value;15.Verilog語(yǔ)言規(guī)定的兩種主要的數(shù)據(jù)類(lèi)型分別是wire(或net)和reg。程序模塊中輸入，輸出信號(hào)的缺省類(lèi)型為（）。16.用assign描述的語(yǔ)句我們一般稱(chēng)之為（）邏輯，并且它們是屬于并行語(yǔ)句，即于語(yǔ)句的書(shū)寫(xiě)次序無(wú)關(guān)。而用always描述的語(yǔ)句我們一般稱(chēng)之為組合邏輯或（）邏輯，并且它們是屬于串行語(yǔ)句，即于語(yǔ)句的書(shū)寫(xiě)有關(guān)。17.Reg型和wire型信號(hào)有什么本質(zhì)的區(qū)別？Reg型信號(hào)的初始值一般是什么？18.下列語(yǔ)句中，不屬于并行語(yǔ)句的是：（）A、過(guò)程語(yǔ)句B、assign語(yǔ)句C、元件例化語(yǔ)句D、case語(yǔ)句19.狀態(tài)機(jī)的編碼風(fēng)格包括一段式、兩段式和三段式，下列描述正確的是（）A、一段式寄存器輸出，易產(chǎn)生毛刺，不利于時(shí)序約束；B、二段式組合邏輯輸出，不產(chǎn)生毛刺，有利于時(shí)序約束；C、三段式寄存器輸出，不產(chǎn)生毛刺，有利于時(shí)序約束；D、所有描述風(fēng)格都是寄存器輸出，易產(chǎn)生毛刺，有利于時(shí)序約束。20.塊語(yǔ)句有兩種，一種是begin-end語(yǔ)句，通常用來(lái)標(biāo)志（）執(zhí)行的語(yǔ)句；一種是fork-join語(yǔ)句，通常用來(lái)標(biāo)志（）執(zhí)行的語(yǔ)句。21.下列描述代碼可綜合的是（）A、fork…joinB、assign/deassignC、if…else和caseD、repeat和forever22.已知“a=1b’1；b=3b’001；”那么{a，b}＝（）A、4b’0011B、3b’001C、4b’1001D、3b’10123.目前國(guó)際上較大的PLD器件制造公司有（）和（）公司。24.下面哪個(gè)是可以用verilog語(yǔ)言進(jìn)行描述，而不能用VHDL語(yǔ)言進(jìn)行描述的級(jí)別？（）A、開(kāi)關(guān)級(jí)B、門(mén)電路級(jí)C、體系結(jié)構(gòu)級(jí)D、寄存器傳輸級(jí)25.EDA卷I參考答案一.參考題庫(kù)1.參考答案:B2.參考答案:A3.參考答案:自頂向下4.參考答案: 5.參考答案:組合；時(shí)序6.參考答案:電子電氣工程師協(xié)會(huì)7.參考答案:在系統(tǒng)編程8.參考答案:A9.參考答案: 10.參考答案:寄存器傳輸級(jí)11.參考答案:ASIC12.參考答案:D13.參考答案:D14.參考答案: 15.參考答案:B16.參考答案: 函數(shù)和任務(wù)都能獨(dú)立完成相應(yīng)電路功能，通過(guò)在同一模塊中的調(diào)用實(shí)現(xiàn)相應(yīng)邏輯電路功能。但它們又有以下不同： ⑴、函數(shù)中不能包含時(shí)序控制語(yǔ)句，對(duì)函數(shù)的調(diào)用，必須在同一仿真時(shí)刻返回。而任務(wù)可以包含時(shí)序控制語(yǔ)句，任務(wù)的返回時(shí)間和調(diào)用時(shí)間可以不同。 ⑵、在函數(shù)中不能調(diào)用任務(wù)，而任務(wù)中可以調(diào)用其它任務(wù)和函數(shù)。但在函數(shù)中可以調(diào)用其它函數(shù)或函數(shù)自身。 ⑶、函數(shù)必須包含至少一個(gè)端口，且在函數(shù)中只能定義input端口。任務(wù)可以包含0個(gè)或任何多個(gè)端口，且可以定義input、output和inout端口。 ⑷、函數(shù)必須返回一個(gè)值，而任務(wù)不能返回值，只能通過(guò)output或inout端口來(lái)傳遞執(zhí)行結(jié)果。17.參考答案:二進(jìn)制、格雷碼、獨(dú)熱碼18.參考答案:現(xiàn)場(chǎng)可編程門(mén)陣列19.參考答案:E20.參考答案:A21.參考答案: 22.參考答案:并行；順序23.參考答案:C24.參考答案:可編程片上系統(tǒng)25.參考答案:知識(shí)產(chǎn)權(quán)核卷II參考答案一.參考題庫(kù)1.參考答案:這是因?yàn)椋赩erilog語(yǔ)言中，它是為電路設(shè)計(jì)而設(shè)計(jì)的一門(mén)語(yǔ)言，它如高級(jí)語(yǔ)言不同，若循環(huán)的次數(shù)不確定，則會(huì)帶來(lái)不確定的延遲，而這在電路中是不允許存在的，故綜合只支持次數(shù)確定的循環(huán)，即對(duì)于一個(gè)具體的芯片，其延遲是一個(gè)定值。2.參考答案: 3.參考答案:函數(shù)4.參考答案:高阻態(tài)5.參考答案:C6.參考答案:A,B,C7.參考答案:=；<=8.參考答案: 9.參考答案: 10.參考答案:Mearly型，Moore型；前者與輸入與當(dāng)前狀態(tài)有關(guān)，而后者只和當(dāng)前狀態(tài)有關(guān)；Binary，Gray，One-Hot編碼；分別為狀態(tài)保存，狀態(tài)切換，輸出；11.參考答案:電子設(shè)計(jì)自動(dòng)化(ElectronicDesignAutomation)12.參考答案:B13.參考答案:4’b011014.參考答案:verilogHDL15.參考答案:FPGA16.參考答案:速度17.參考答案:B18.參考答案: 19.參考答案:FPGA,CPLD,GAL,PAL20.參考答案:C21.參考答案: case（{s1，s0}） 2’b00：out=i0； 2’b01：out=i1； 2’b10：out=i2； 2’b11:out=i3;22.參考答案:default23.參考答案:D24.參考答案: 25.參考答案:在進(jìn)程中只有當(dāng)敏感信號(hào)是沿觸發(fā)（即上升沿或下降沿）時(shí)，此時(shí)綜合為時(shí)序電路；而在進(jìn)程中只有當(dāng)敏感信號(hào)是電平沿觸發(fā)時(shí)，此時(shí)綜合為組合電路。卷III參考答案一.參考題庫(kù)1.參考答案: 1、自上而下的設(shè)計(jì)方法（Top-Down） 2、自下而上的設(shè)計(jì)方法（Bottom-Up） 3、綜合設(shè)計(jì)的方法2.參考答案: 3.參考答案:這是因?yàn)?，在進(jìn)程語(yǔ)句中，有阻塞語(yǔ)句和非阻塞語(yǔ)句這兩種，非阻塞語(yǔ)句是有延遲的，而阻塞語(yǔ)句它也是有延遲的，這是因?yàn)橐蚬到y(tǒng)都有延遲的，只是阻塞語(yǔ)句的延遲比非阻塞語(yǔ)句的延遲小若干個(gè)數(shù)量級(jí)，因此可視為沒(méi)有延遲。4.參考答案:組合5.參考答案: 6.參考答案:專(zhuān)用集成電路7.參考答案:接口8.參考答案: 1、specparam語(yǔ)句只能在延時(shí)的格式說(shuō)明塊（specify塊）中出現(xiàn)，而parameter語(yǔ)句則不能在延時(shí)說(shuō)明塊內(nèi)出現(xiàn) 2、由specparam語(yǔ)句進(jìn)行定義的參數(shù)只能是延時(shí)參數(shù)，而由parameter語(yǔ)句定義的參數(shù)則可以是任何數(shù)據(jù)類(lèi)型的參數(shù) 3、由specparam語(yǔ)句定義的延時(shí)參數(shù)只能在延時(shí)說(shuō)明