基于FPGA占空比檢測系統(tǒng)

北華大學(xué)

電子系統(tǒng)工程實習報告

——基于FPGA的脈沖占空比測量系統(tǒng)設(shè)計

學(xué)院：電氣信息工程學(xué)院

專業(yè)：電子信息工程

班級：

姓名：

學(xué)號：

指導(dǎo)教師：

實習日期：2015.9.07—2015.9

北華大學(xué)電子系統(tǒng)設(shè)計實習

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1

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目錄

TOC\o"1-2"\h\u

1實習題目

1

2實習目的與要求

1

3實習內(nèi)容

1

4實習原理

2

4.1 Multisim軟件

2

4.2 QuartusII軟件

2

4.3ModeSim軟件

3

4.4UA741CN芯片

3

5系統(tǒng)硬件電路設(shè)計與程序流程設(shè)計

3

5.1系統(tǒng)電壓放大硬件電路設(shè)計

3

5.2系統(tǒng)軟件程序流程設(shè)計

3

6系統(tǒng)調(diào)試與仿真

5

6.1實驗步驟

5

6.2系統(tǒng)仿真

6

7實驗結(jié)論與分析

6

8實習心得

8

9參考文獻

8

附錄程序代碼及電路原理圖

9

附錄程序代碼

9

電路原理圖

14

PCB圖

14

實物圖

15

北華大學(xué)電子系統(tǒng)設(shè)計實習

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1

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數(shù)據(jù)初始化

開始

否

是

判斷start=1

否

是

判斷被測信號是否有下降沿

Cnt1開始計數(shù)

Cnt2開始計數(shù)

判斷被測信號是否有上升沿

否

Cnt1停止計數(shù)，cnt2開始計數(shù)

否

Cnt2停止計數(shù)，cnt1開始計數(shù)

判斷被測信號是否有下降沿

判斷被測信號是否有上升沿

Cnt2停止計數(shù)，

算占空比

顯示占空比

是

判斷被測信號是否有下降沿

否

否

判斷被測信號是否有上升沿

是

是

否

Cnt1停止計數(shù),算占空比

結(jié)束

6系統(tǒng)調(diào)試與仿真

6.1實驗步驟

（1）打開QuartusII，新建工程選擇文件存放位置，工程名設(shè)置截圖如圖6.1.1所示：

圖6.1.1工程名設(shè)置截圖

（2）選擇好器件，最好不要默認型號，器件選擇截圖如圖6.1.2所示：

圖6.1.2器件選擇截圖

（3）本次實習需要仿真，所以要關(guān)聯(lián)ModelSim，語言使用VerilogHDL，關(guān)聯(lián)ModelSim截圖如圖6。1.3所示：

圖6.1.3關(guān)聯(lián)ModelSim截圖

（4）新建“**.v”文件進行程序編寫，編譯后成功后進行testbench測試文件的編寫，保存后進行編譯，編譯成功后進行仿真。

6.2系統(tǒng)仿真

仿真結(jié)果如圖6.2.1所示。高電平為1500ns，低電平為2260ns，理論值為39.8%，實際測量值39.8%。

圖6.2.1仿真結(jié)果

7實驗結(jié)論與分析

在基于FPGA矩形脈沖占空比測量系統(tǒng)中，模擬部分能通過50mv~1v電壓放大到3.3v的放大，放大的電壓經(jīng)過管腳輸入FPGA進行測試占空比，通過按鍵開始啟動測試，并將測試結(jié)果顯示到數(shù)碼管上，精度為0.1%。

表7.1測量誤差

序號

輸入電壓（V）

頻率

實際占空比（%）

測量占空比（%）

頻率誤差

1

2.5

0.5HZ

10.0

10.0

0.000

90.0

90.0

0.000

2

2.5

1HZ

10.0

10.0

0.000

90.0

90.0

0.000

3

2.5

10HZ

10.0

10.0

0.000

90.0

90.0

0.000

4

2.5

500HZ

10.0

10.0

0.000

90.0

90.0

0.000

5

2.5

1KHZ

10.0

10.0

0.000

90.0

90.0

0.000

6

2.5

10KHZ

10.0

10.1

0.010

90.0

90.1

0.001

7

2.5

500KHZ

10.0

10.3

0.030

90.0

90.3

0.003

8

2.5

1MHZ

10.0

11.0

0.100

90.0

91.0

0.011

9

2.5

3MHZ

10.0

13.0

0.300

90.0

93.0

0.033

10

2.5

5MHZ

10.0

15.0

0.500

90.0

95.0

0.056

當然，在此測量系統(tǒng)中存在誤差，誤差如下：

（1）波形發(fā)生器在產(chǎn)生波形時，產(chǎn)生誤差；

（2）波形經(jīng)過模擬電路到FPGA過程中，存在噪聲干擾，此時用示波器顯示會出現(xiàn)少許毛刺；

（3）由于FPGA是利用時鐘節(jié)拍進行對信號的采集，例如，當時鐘前一個上升沿采到低電平，后一時鐘上升沿采到高電平，就可以判斷被測信號有上升沿的到來，就在這一過程就存在誤差，誤差分析圖如圖7.1所示：

Clk

誤差

被測信號

被測信號

圖7.1誤差分析圖

為了減小以上存在的誤差，可以選用精度更好的波形發(fā)生器，適當提高FPGA的主頻，提高模擬電路抗干擾能力，是測量系統(tǒng)精度提高。

8實習心得

在這兩周的實習過程中，我覺得對于占空比測量系統(tǒng)的設(shè)計，其硬件電路是在模電的基礎(chǔ)上設(shè)計的，主要是解決電壓放大問題，鍛煉了模擬電路的分析能力，對芯片手冊的閱讀能力，也加強對電路焊制與布局的能力。而數(shù)字部分設(shè)計是一個很靈活的東西，它反映了你解決問題的邏輯思維和創(chuàng)新能力。因此在整個設(shè)計過程中大部分時間是用在程序上面的。怎樣銜接各個模塊才是關(guān)鍵的問題所在，這需要對FPGA的結(jié)構(gòu)很熟悉。一個好的設(shè)計架構(gòu)清晰的思路可以決定設(shè)計難易程度和實現(xiàn)精度，可以鞏固基礎(chǔ)知識，提高實際項目實踐能力，本次電子系統(tǒng)設(shè)計實習全方面的鍛煉各種器件的使用能力以及知識運用的靈活性，進一步加強了團隊合作的能力。通過這次設(shè)計，我懂得了學(xué)習的重要性，學(xué)會了堅持和努力，在實訓(xùn)過程中我們可以掌握書本中沒有的技能，加強自身各方面的能力，為以后工作打下基礎(chǔ)。

9參考文獻

常本康．精密低頻信號頻率與占空比測量電路的設(shè)計與應(yīng)用．醫(yī)學(xué)研究生學(xué)報，2002（8）．15~4.

梁志國．脈沖波形占空比的數(shù)字測量及不確定度分析．航天計測技術(shù)，2004（2）：1002~6061

汪虹，李宏．基于FPGA的等占空比任意整數(shù)分頻器的設(shè)計．儀器與儀表，2002(1)：1004~373.

閻石.數(shù)字電子技術(shù)基礎(chǔ).第5版：［學(xué)位論文］．浙江：浙江大學(xué)，2010.

附錄程序代碼及電路原理圖

附錄程序代碼

modulepinlvji_top(clk,rst_n,clk_in,start,seg_data);

inputclk;

inputrst_n;

inputclk_in;

inputstart;

output[31:0]seg_data;

wirestart_biao;

wireclk_1s;

wireclkx;

wireclk_biao_out;

wirestart_fsm;

wirec0;

wire[11:0]zhankongbi_out;

my_pllmy_pll_u(

.inclk0(clk),

.c0(c0)

);

zhankongbizhankongbi_u(

.clk(c0),

.rst_n(rst_n),

.start_fsm(start_fsm),

.clk_biao_out(clk_biao_out),

.clk_biao_xia(clk_biao_xia),

.cnt_zhan(zhankongbi_out)

);

seg_vseg_v_u(

.rst_n(rst_n),

.clk(c0),

.seg_data(seg_data),

.hex(zhankongbi_out)

);

endmodule

modulezhankongbi(clk,rst_n,start_fsm,clk_biao_out,clk_biao_xia,cnt_zhan);//占空比模塊

inputclk;

inputrst_n;

inputstart_fsm;//開始標志

inputclk_biao_out;//上升沿

inputclk_biao_xia;//下降沿

output[11:0]cnt_zhan;//占空比值輸出

reg[40:0]cnt1;

reg[40:0]cnt2;

reg[2:0]state;

reg[40:0]cnt;

reg[41:0]cnthh;

regbiao;

always@(posedgeclk)

begin

if(!rst_n)

begin

cnt1<=0;

cnt2<=0;

state<=0;

cnt<=41'd0;

cnthh<=42'd0;

biao<=0;

end

else

case(state)

0:begin

if(clk_biao_out&&start_fsm)//先上升沿

begin

state<=1;

cnt1<=cnt1+41'd1;

biao<=0;

end

elseif(clk_biao_xia&&start_fsm) //先下降沿

begin

state<=4;

cnt2<=cnt2+41'd1;

biao<=0;

end

else

begin

state<=0;

biao<=0;

end

end

1:begin

if(!clk_biao_xia)//下降沿

begin

cnt1<=cnt1+41'd1;

state<=1;

end

else

begin

cnt2<=cnt2+41'd1;

state<=2;

end

end

2:begin

if(clk_biao_out||!start_fsm)//上升沿

begin

// cnt_zhan<=(cnt1*10000)/(cnt1+cnt2);//計算占空比

state<=3;

cnthh<=cnt1*1000;

biao<=1;

end

else

begin

cnt2<=cnt2+41'd1;

state<=2;

end

end

3:begin

state<=3;

// cnt_zhan<=cnthh;//計算占空比

end

4:begin

if(!clk_biao_out)

begin

cnt2<=cnt2+41'd1;

state<=4;

end

else

begin

cnt1<=cnt1+41'd1;

state<=5;

end

end

5:begin

if(clk_biao_xia||!start_fsm)//上升沿或停止

begin

// cnt_zhan<=(cnt1*10000)/(cnt1+cnt2);//計算占空比

state<=3;

cnthh<=cnt1*1000;

biao<=