實(shí)驗(yàn)二-組合邏輯電路的VHDL模型實(shí)驗(yàn)

實(shí)驗(yàn)二實(shí)驗(yàn)?zāi)康模赫莆战M合邏輯和時(shí)序邏輯電路的設(shè)計(jì)方法。掌握組合邏輯電路的靜態(tài)測(cè)試方法。加深FPGA設(shè)計(jì)的過程，并比較原理圖輸入和文本輸入的優(yōu)劣。了解通用同步計(jì)數(shù)器，異步計(jì)數(shù)器的使用方法。理解積分分頻器的原理。二、實(shí)驗(yàn)所需器件1、撥位開關(guān)。2、FPGA主芯片：EP1K30QC208。3、LED顯示模塊。三、實(shí)驗(yàn)原理譯碼器是輸入數(shù)碼和輸出數(shù)碼之間的對(duì)應(yīng)關(guān)系，也就是說，“輸入碼和輸出碼之間的對(duì)應(yīng)表”這應(yīng)該算是設(shè)計(jì)譯碼器的必須條件。譯碼器常用來做碼和碼之間的轉(zhuǎn)換器，也常被用于地址總線或用作電路的控制線。例如下面為常見的3×8譯碼器的真值表：A0A1AY0Y1Y2Y3Y4Y5Y6Y70001000000000101000000010001000000110001000010000001000101000001001100000001011100000001 實(shí)驗(yàn)中可根據(jù)需要，為3×8譯碼器加入使能控制腳。 一般的分頻器可獲得的分頻頻率種類分布不均勻，積分分頻，能比較好的解決這個(gè)問題。1、分頻結(jié)果＝來源頻率×N/（2?－1）;2、頻率波形不均勻。四、實(shí)驗(yàn)內(nèi)容及數(shù)據(jù)記錄1、編寫3×8譯碼器的VHDL代碼。3×8譯碼器的VHDL代碼為：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYDec3_8ISPORT(A:INSTD_LOGIC_VECTOR(2DOWNTO0);EN:INSTD_LOGIC;Y:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDDec3_8;ARCHITECTUREBEHAVEOFDec3_8ISSIGNALSEL:STD_LOGIC_VECTOR(3DOWNTO0);BEGINSEL(0)<=EN;SEL(1)<=A(0);SEL(2)<=A(1);SEL(3)<=A(2);WITHSELSELECTY<="00000001"WHEN"0001","00000010"WHEN"0011","00000100"WHEN"0101","00001000"WHEN"0111","00010000"WHEN"1001","00100000"WHEN"1011","01000000"WHEN"1101","10000000"WHEN"1111","11111111"WHENOTHERS;ENDBEHAVE;用MaxPlusII對(duì)其進(jìn)行編譯仿真下載到市縣鄉(xiāng)實(shí)驗(yàn)箱后，在實(shí)驗(yàn)箱驗(yàn)驗(yàn)證實(shí)驗(yàn)結(jié)果，實(shí)驗(yàn)結(jié)果正確，并用WaveForm進(jìn)行波形仿真，波形為：2、編寫5/8分頻器的VHDL代碼。用MaxPlusII對(duì)其進(jìn)行編譯仿真。使用WaveForm進(jìn)行波形仿真。2.1、5/8分頻器的VHDL代碼為libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityclkdiv58isport(clk:instd_logic;c_out:outstd_logic);endentityclkdiv58;architectureoneofclkdiv58issignaldly:std_logic;signalqn:std_logic_vector(3downto0);beginprocess(clk)beginifclk'eventandclk='1'thendly<=qn(3);qn<=qn+5;endif;endprocess;c_out<=(qn(3)xordly)and(notclk);endarchitectureone;2.2、使用WaveForm進(jìn)行波形仿真。波形為五、思考題請(qǐng)學(xué)生思考：如果要設(shè)計(jì)7/8分頻器，需要如果進(jìn)行改動(dòng)？總結(jié)設(shè)計(jì)方法。7/8分頻器的程序代碼如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityclkdiv78isport(clk:instd_logic;c_out:outstd_logic);endentityclkdiv78;architectureoneofclkdiv78issignaldly:std_logic;signalqn:std_logic_vector(3downto0);beginprocess(clk)beginifclk'eventandclk='1'thendly<=qn(3);qn<=qn+7;endif;endprocess;c_out<=(qn(3)xordly)and(notclk);endarchitectureone;設(shè)計(jì)m/n分頻器的方法是：采用t（t>=L,2^L=n）位二進(jìn)制的設(shè)計(jì)方法，從0開始，每隔m記錄一次，然后運(yùn)用這樣的進(jìn)程process(clk)beginifclk'eventandclk='1'thendly<=qn(t-1);