知識(shí)資料第十九章知識(shí)資料基本邏輯電路(二)(新版)

朽木易折，金石可鏤。千里之行，始于足下。第頁(yè)/共頁(yè)19.2譯碼器19.2.1基本譯碼器譯碼是編碼的反過(guò)程，是將給定的二進(jìn)制代碼翻譯成編碼時(shí)賦予的原意，完成這種功能的電路稱為譯碼器。譯碼器是多輸入、多輸入出的組合邏輯電路。2線–4線譯碼器設(shè)A0、A1為譯碼電路的輸入變量，輸出信號(hào)分離為～，它們的有效電平為低電平。當(dāng)輸入代碼分離為00、01、10、11時(shí)，分離輸出低電平。另外，設(shè)置一個(gè)使能輸入端，且當(dāng)=0時(shí)，允許譯碼器工作，否則譯碼器被禁止。于是，可列出譯碼器的功能表如表所示。表：2線–4線譯碼器功能表由功能表可寫出各輸出端的邏輯表達(dá)式為

19.2.2二進(jìn)制譯碼器二進(jìn)制譯碼器將輸入的個(gè)個(gè)，又稱為變量譯碼器。3位二進(jìn)制譯碼器代碼輸入的是3位二進(jìn)制A2A1A0，輸出是8個(gè)譯碼信號(hào)Y0～Y7 A2Y0Y1Y2Y3Y4Y5Y6Y70000010100111001011101111000000001000000001000000001000000001000000001000000001000000001邏輯圖如圖所示。集成二進(jìn)制譯碼器和門電路配合可實(shí)現(xiàn)邏輯函數(shù)，其主意是：首先將函數(shù)值為1時(shí)輸入變量的各種取值組合表示成與或表達(dá)式，其中每個(gè)與項(xiàng)必須包含函數(shù)的所有變量，每個(gè)變量都以原變量或反變量的形式浮上且僅浮上一次，因?yàn)榧啥M(jìn)制譯碼器大多輸出為低電平有效，所以還需將與或表達(dá)式轉(zhuǎn)換為與非表達(dá)式，最后按照與非表達(dá)式在二進(jìn)制譯碼器后面接上相應(yīng)的與非門即可。圖3位二進(jìn)制譯碼器19.2.3二-十進(jìn)制譯碼器把二-十進(jìn)制代碼翻譯成10個(gè)十進(jìn)制數(shù)字信號(hào)的電路稱為二-十進(jìn)制譯碼器，其輸入是十進(jìn)制數(shù)的4位二進(jìn)制編碼A3～A0，輸出的是與10個(gè)十進(jìn)制數(shù)字相對(duì)應(yīng)的10個(gè)信號(hào)Y9～Y0。8421碼譯碼器的真值表如表所示，邏輯表達(dá)式分離為： A3Y9Y8Y7Y6Y5Y4Y3Y2Y1Y000000001001000110100010101100111100010010000000001000000001000000001000000001000000001000000001000000001000000001000000001000000001000000000邏輯圖如圖所示。圖8.88421碼譯碼器的邏輯圖（2）顯示譯碼器7段LED數(shù)碼顯示器是將要顯示的十進(jìn)制數(shù)碼分成7段，每段為一個(gè)發(fā)光二極管，利用不同發(fā)光段的組合來(lái)顯示不同的數(shù)字，有共陰極和共陽(yáng)極兩種接法，如圖所示。發(fā)光二極管a～g用于顯示十進(jìn)制的10個(gè)數(shù)字0～9，h用于顯示小數(shù)點(diǎn)。對(duì)于共陰極的顯示器，某一段接高電平時(shí)發(fā)光；對(duì)于共陽(yáng)極的顯示器，某一段接低電平時(shí)發(fā)光。使用時(shí)每個(gè)二極管要串聯(lián)一個(gè)約100Ω的限流電阻。（b）共陰極（c）共陽(yáng)極圖LED7段顯示器的二極管的銜接方式驅(qū)動(dòng)共陰極的7段發(fā)光二極管的二-十進(jìn)制譯碼器，設(shè)4個(gè)輸入A3～A0采用8421碼，真值表如表所示。A3A2A1A0abcdefg顯示字形0000000100100011010001010110011110001001111111001100001101101111100101100111011011001111111100001111111111001119.3二進(jìn)制加法器一、半加器概念：能對(duì)兩個(gè)1位二進(jìn)制數(shù)舉行相加而求得和及進(jìn)位的邏輯電路稱為半加器?；颍褐豢紤]兩個(gè)一位二進(jìn)制數(shù)的相加，而不考慮來(lái)自低位進(jìn)位數(shù)的運(yùn)算電路，稱為半加器。1、半加器真值表2、輸出邏輯函數(shù)3、邏輯圖和邏輯符號(hào)二、全加器概念：能對(duì)兩個(gè)1位二進(jìn)制數(shù)舉行相加并考慮低位來(lái)的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。或：不僅考慮兩個(gè)一位二進(jìn)制數(shù)相加，而且還考慮來(lái)自低位進(jìn)位數(shù)相加的運(yùn)算電路，稱為全加器。1、真值表2、輸出邏輯函數(shù)Ai、Bi：加數(shù)，Ci-1：低位來(lái)的進(jìn)位，Si：本位的和，Ci：向高位的進(jìn)位。AiBiCi-1SiCi00000101001110010111011100101001100101113、全加器的邏輯圖和邏輯符號(hào)4、用與或非門實(shí)現(xiàn)19.3.4數(shù)據(jù)挑選器和數(shù)據(jù)分配器數(shù)據(jù)挑選器概念：從多路輸入信號(hào)中挑選其中一路舉行輸出的電路稱為數(shù)據(jù)挑選器。或：在地址信號(hào)控制下，從多路輸入信息中挑選其中的某一路信息作為輸出的電路稱為數(shù)據(jù)挑選器數(shù)據(jù)挑選器又叫多路挑選器，簡(jiǎn)稱MUX。一、4選1數(shù)據(jù)挑選器（1）原理框圖：D0、D1、D2、D3：輸入數(shù)據(jù)A1、A0：地址變量由地址碼決定從４路輸入中挑選哪１路輸出。（2）真值表如下圖：（3）邏輯表達(dá)式：（4）邏輯圖8選1數(shù)據(jù)挑選器1、真值表輸入輸出DA2A1A0Y××××1D00000D10010D20100D30110D41000D51010D61100D7111001D0D1D2D3D4D5D6D72、邏輯功能＝1時(shí)，挑選器被禁止，無(wú)論地址碼是什么，Y總是等于03、集成8選1數(shù)據(jù)挑選器：74LS151邏輯功能圖和引腳羅列圖如下：數(shù)據(jù)分配器在數(shù)字系統(tǒng)和計(jì)算機(jī)中，為了減少傳輸線，常常采用總線技術(shù)，即在同一條線上對(duì)多路數(shù)據(jù)舉行接收或傳送。用來(lái)實(shí)現(xiàn)這種邏輯功能的數(shù)字電路就是數(shù)據(jù)挑選器和數(shù)據(jù)分配器。數(shù)據(jù)分配器能把一個(gè)輸入數(shù)據(jù)有挑選地分配給任一個(gè)輸出通道。分配器通常惟獨(dú)一個(gè)數(shù)據(jù)輸入端，而有M個(gè)數(shù)據(jù)輸出端。如將譯碼器的使能端作為數(shù)據(jù)輸入端，二進(jìn)制代碼輸入端作為地址信號(hào)輸入端使用時(shí)，則譯碼器便成為一個(gè)數(shù)據(jù)分配器。如由74LS138構(gòu)成的1路-8路數(shù)據(jù)分配器如右圖。應(yīng)用舉例：數(shù)據(jù)分配器和數(shù)據(jù)挑選器一起構(gòu)成數(shù)據(jù)分時(shí)傳送系統(tǒng)補(bǔ)充：組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象及其產(chǎn)生的緣故一、概念同一個(gè)門的輸入信號(hào)，因?yàn)樗鼈冊(cè)诖饲巴ㄟ^(guò)不同數(shù)目的門，經(jīng)過(guò)不同長(zhǎng)度導(dǎo)線的到達(dá)門輸入端的時(shí)光會(huì)有先有后，這種現(xiàn)象稱為競(jìng)爭(zhēng)。邏輯門因輸入端的競(jìng)爭(zhēng)而導(dǎo)致輸出產(chǎn)生不應(yīng)有的尖峰干擾脈沖（又稱過(guò)渡干擾脈沖）的現(xiàn)