第11章 邏輯代數(shù)基礎(chǔ)與組合邏輯電路

電工與電子技術(shù)基礎(chǔ)（第四版）邏輯代數(shù)基礎(chǔ)與組合邏輯電路第11章主要內(nèi)容案例三人表決電路11.1數(shù)制與編碼11.2基本邏輯運算

11.3邏輯代數(shù)及化簡11.4集成邏輯門電路11.5組合邏輯電路分析與設(shè)計11.6編碼器11.7譯碼器及數(shù)字顯示【案例】三人表決電路第11章1.電路及工作過程＆200Ω＆＆＆+5V＆74LS0074LS20LED1kΩABC第11章2.電路元器件與非門74LS00一塊74LS20一塊電阻200Ω一個發(fā)光二極管一個直流電源5V開關(guān)三個14腳集成電路插座12腳集成電路插座各一個萬能版一塊、連接導(dǎo)線若干

【案例】三人表決電路第11章3.案例實施【案例】三人表決電路查閱集成電路手冊，熟悉74LS00、74LS20各引腳；并認真檢查元器件，確保器件完好。自己設(shè)計電路安裝圖，在萬能版上安裝元器件，并焊接。注意集成塊應(yīng)先焊好集成塊座，再按引腳順序插入集成塊。。對照電路，檢查無誤后，接上5V電源。注意發(fā)光二極管的極性是否正確。分別設(shè)置A、B、C的不同輸入組合，觀察發(fā)光二極管的狀態(tài)。在A、B、C輸入011、101、110、111時發(fā)光二極管應(yīng)發(fā)光。若狀態(tài)不正常，應(yīng)查找故障，排除故障點，直至正常為止。第11章4.案例思考？若用CD4011和CD4012能否設(shè)計出三人表決電路，應(yīng)注意什么？【案例】三人表決電路？若是五人表決電路，如何實現(xiàn)？11.1數(shù)字與編碼第11章11.1.1數(shù)字信號數(shù)字信號：時間上和數(shù)值上均是離散的信號。負邏輯：低電平為邏輯1，高電平為邏輯0。模擬信號：時間連續(xù)、數(shù)值也連續(xù)的信號。正邏輯：高電平為邏輯1，低電平為邏輯0。十進制：有0、1、2、3、4、5、6、7、8、9十個數(shù)碼，進位規(guī)律是逢十進一。1.常用的幾種進制Di—第i位上的數(shù)碼，即0～9中的任一個數(shù)10—進位基數(shù)10i—第i位的權(quán)11.1數(shù)字與編碼第11章11.1.2數(shù)制二進制：只有0和1兩個數(shù)碼，進位規(guī)律是逢二進一。Ki—第i位上的數(shù)碼，即0、1中的任一個數(shù)2—進位基數(shù)2i—第i位的權(quán)11.1數(shù)字與編碼第11章11.1.2數(shù)制八進制：有0、1、2、3、4、5、6、7八個數(shù)碼，進位規(guī)律是逢八進一。

十六進制：有0、1、2、3、4、5、6、7、8、9和A、B、C、D、E、F十六個數(shù)碼。進位規(guī)律是按逢十六進一。11.1數(shù)字與編碼第11章11.1.2數(shù)制（1）各種進制轉(zhuǎn)換成十進制

按權(quán)展開，求出各加權(quán)系數(shù)的和，就得到相應(yīng)進制的十進制數(shù)。2.不同數(shù)制間的轉(zhuǎn)換(11010.011)2＝1×24＋1×23＋0×22＋1×21＋0×20＋0×2－1＋1×2－2＋1×2－3＝（26.375）10(4C2)16＝4×162＋12×161＋2×160＝（1218）1011.1數(shù)字與編碼第11章11.1.2數(shù)制（2）十進制轉(zhuǎn)換為二進制十進制整數(shù)轉(zhuǎn)換為二進制整數(shù)采用“除基數(shù)、取余法、逆排序”法。即將整數(shù)部分逐次除2，依次記下余數(shù)，直到商為零，第一個余數(shù)為二進制的最低位，最后一個余數(shù)為最高位。

十進制小數(shù)轉(zhuǎn)換為二進制小數(shù)采用“乘基數(shù)、取整法、順排序”法。即將小數(shù)部分逐次乘2，取乘得結(jié)果的整數(shù)部分為二進制數(shù)的各位。依次類推，直至小數(shù)部分為0或達到要求精度。

如將十進制數(shù)(107.625)10轉(zhuǎn)換成二進制數(shù)。（107.625）10=（1101011.101）B

10725321……1……262……0132……162……0321……12……1

0.625×2＝1.25……10.25×2＝0.50……00.5×2＝1.00……1

11.1數(shù)字與編碼第11章11.1.2數(shù)制（3）二進制與八進制、十六進制間相互轉(zhuǎn)換二進制數(shù)化為十六進制數(shù)

從二進制的小數(shù)點開始，分別向左、右按4位分組，最后不滿4位的，用0補。將每組用對應(yīng)的十六進制數(shù)代替，就是等值的十六進制數(shù)。二進制數(shù)轉(zhuǎn)換為八進制數(shù)從二進制的小數(shù)點開始，分別向左、右按3位分組，最后不滿3位的，用0補。再將每組的3位二進制數(shù)轉(zhuǎn)換成一位八進制即可。11.1數(shù)字與編碼第11章11.1.2數(shù)制（11100101.11101011)2＝（011100101.111010110)2＝（345.726)8

（10011111011.111011)2＝（010011111011.11101100)2

＝（4FB.EC)16

將若干個二進制數(shù)碼0和1按一定規(guī)則排列起來表示某種特定含義的代碼，稱為二進制代碼，或稱二進制編碼。

BCD碼：用二進制代碼來表示十進制的0～9十個數(shù)。常見的有8421碼、5421碼、2421碼、余3碼、格雷碼等。11.1數(shù)字與編碼第11章11.1.3二進制代碼

十進制數(shù)有權(quán)碼無權(quán)碼8421碼5421碼2421(A)碼2421(B)碼余3碼01234567890000000100100011010001010110011110001001000000010010001101001000100110101011110000000001001000110100010101100111111011110000000100100011010010111100110111101111001101000101011001111000100110101011110011.1數(shù)字與編碼第11章11.1.3二進制代碼十進制數(shù)格雷碼十進制數(shù)格雷碼0123456700000001001100100110011101100100891011121314151101111111101010101010111001100011.1數(shù)字與編碼第11章11.1.3二進制代碼邏輯關(guān)系：是指某事物的條件（或原因）與結(jié)果之間的關(guān)系。

1.與運算只有當決定一件事情的條件全部具備之后，這件事情才會發(fā)生。我們把這種因果關(guān)系稱為與邏輯。

11.2基本邏輯運算第11章11.2.1基本邏輯運算VAYBAB不閉合不閉合不亮Y閉合不亮不閉合閉合亮閉合閉合不亮不閉合ABY000000011111電路真值表與運算規(guī)則輸入有0，輸出為0；輸入全1，輸出為1。

ABY＆符號邏輯函數(shù)表達式能實現(xiàn)與運算的電路稱為與門電路。當決定一件事情的幾個條件中，只要有一個或一個以上條件具備，這件事情就會發(fā)生。我們把這種因果關(guān)系稱為或邏輯。

2.或運算VABY不閉合不閉合不亮Y閉合亮不閉合閉合亮閉合閉合亮不閉合AB電路11.2基本邏輯運算第11章11.2.1基本邏輯運算ABY≥1AB000001111111Y符號邏輯函數(shù)表達式或運算規(guī)則：輸入有1，輸出為1；輸入全0，輸出為0。能實現(xiàn)或運算的電路稱為或門電路。某事情發(fā)生與否，僅取決于一個條件，而且是對該條件的否定。即條件具備時事情不發(fā)生；條件不具備時事情才發(fā)生。

3.非運算VAY閉合不亮Y亮不閉合A10Y10A邏輯函數(shù)表達式符號AY1能實現(xiàn)非運算的電路稱為非門電路。11.2基本邏輯運算第11章11.2.1基本邏輯運算1.與非運算2.或非運算Y10000AB0010111BAY≥111AB1111Y001000A&BY11.2基本邏輯運算第11章11.2.2其他邏輯運算

3.與或非運算A&B≥1C&DY111.2基本邏輯運算第11章11.2.2其他邏輯運算4.異或運算和同或運算異或運算：當兩個變量取值相同時，邏輯函數(shù)值為0；當兩個變量取值不同時，邏輯函數(shù)值為1。0AB00111101010YAB=1Y11.2基本邏輯運算第11章11.2.2其他邏輯運算同或運算：當兩個變量取值相同時，邏輯函數(shù)值為1；當兩個變量取值不同時，邏輯函數(shù)值為0。0AB00101011011YAB=1Y⊙

11.2基本邏輯運算第11章11.2.2其他邏輯運算1.邏輯常量運算公式與運算或運算非運算第11章11.3.1邏輯代數(shù)的基本公式11.3邏輯代數(shù)及化簡2.邏輯變量、常量運算基本公式

0—1律互補律重疊律交換律第11章11.3.1邏輯代數(shù)的基本公式11.3邏輯代數(shù)及化簡結(jié)合律分配律反演律吸收律對合律第11章11.3.1邏輯代數(shù)的基本公式11.3邏輯代數(shù)及化簡【例】證明證對于任一個含有變量A的邏輯等式，可以將等式兩邊的所有變量A用同一個邏輯函數(shù)替代，替代后等式仍然成立。這個規(guī)則稱為代入規(guī)則。1.代入規(guī)則第11章11.3.2邏輯代數(shù)的基本規(guī)則11.3邏輯代數(shù)及化簡對任何一個邏輯函數(shù)式，如果將式中所有的“·”換成“+”，“+”換成“·”，“0”換成“1”，“1”換成“0”，原變量換成反變量，反變量換成原變量，則得邏輯函數(shù)的反函數(shù)。這種變換原則稱為反演規(guī)則。

2.反演規(guī)則（1）保持變換前后的運算優(yōu)先順序不變。（2）規(guī)則中的反變量換成原變量只對單個變量有效。注意3.對偶規(guī)則保持變換前后的運算優(yōu)先順序不變。注意對任何一個邏輯函數(shù)式,如果把式中的所有的“·”換成“+”，“+”換成“·”，“0”換成“1”，“1”換成“0”，這樣就得到一個新的邏輯函數(shù)式，則新函數(shù)式和函數(shù)式原是互為對偶式。這種變換原則稱為對偶規(guī)則。

最簡與或式的標準邏輯函數(shù)式中的乘積項(與項)的個數(shù)最少；每個乘積項中的變量數(shù)最少。運用基本公式將兩項合并為一項，同時消去一個變量。并項法第11章11.3.3邏輯表達式的化簡11.3邏輯代數(shù)及化簡吸收法運用吸收律消去多余的與項。運用吸收律消去多余因子。消去法配項法或加入進行配項再化簡。在不能直接運用公式、定律化簡時，可通過乘第11章11.3.3邏輯表達式的化簡11.3邏輯代數(shù)及化簡1.TTL與非門電路的基本結(jié)構(gòu)

ABCUo＋UCC（5V）RB1RC2RC4VT1VT2VT4VT3VD4k?1.6k?130?1k?VC2VE2輸入級中間級輸出級第11章11.4.1TTL集成邏輯門電路11.4集成邏輯門電路

輸入全為高電平3.6V時：VT2

、VT3導(dǎo)通，VB1=0.7×3=2.1V，從而使VT1的發(fā)射結(jié)因反偏而截止。此時VT1的發(fā)射結(jié)反偏，而集電結(jié)正偏，稱為倒置工作狀態(tài)。由于VT3飽和導(dǎo)通，輸出電壓為：UO=VCES3≈0.3V，這時VE2=VB3=0.7V，而VCE2=0.3V，故有VC2=VE2+VCE2=1V。1V的電壓作用于VT4的基極，使VT4和二極管D都截止。第11章11.4.1TTL集成邏輯門電路11.4集成邏輯門電路

ABCUo＋UCC（5V）RB1RC2RC4VT1VT2VT4VT3VD4k?1.6k?130?1k?VC2VE2輸入有低電平0.3V時：VT1的基極電位被鉗位到VB1=1V。VT2、VT3都截止。由于VT2截止，流過RC2的電流僅為VT4的基極電流，這個電流較小，在RC2上產(chǎn)生的壓降也較小，可以忽略，所以VB4≈UCC=5V，使VT4和D導(dǎo)通，則有UO≈UCC-VBE4-VD=5-0.7-0.7=3.6V第11章11.4.1TTL集成邏輯門電路11.4集成邏輯門電路

ABCUo＋UCC（5V）RB1RC2RC4VT1VT2VT4VT3VD4k?1.6k?130?1k?VC2VE22.主要參數(shù)關(guān)門電平UOFF和開門電平UON保證輸出電壓為額定高電平（2.7V）時，允許輸入低電平的最大值，稱為關(guān)門電壓UOFF，一般UOFF≥0.8V。輸出高電平UOH

輸出低電平UOL

一般產(chǎn)品規(guī)定UOH≥2.4V，UOL≤0.4V。

保證輸出電平達到額定低電平（0.3V）時，允許輸入最高電平的最小值，稱為開門電平UON，一般UOL≤1.8V。

第11章11.4.1TTL集成邏輯門電路11.4集成邏輯門電路

噪聲容限噪聲容限是描述邏輯門電路抗干擾能力的參數(shù)。低電平噪聲容限是指在保證輸出為高電平的前提下，允許疊加在輸入低電平UIL上的最大正向干擾電壓。用UNL表示。即UNL＝UOFF－UIL高電平噪聲容限是指在保證輸出為低電平的前提下，允許疊加在輸入低電平UIH上的最大正向干擾電壓。用UNH表示。即UNH＝UIH－UON。第11章11.4.1TTL集成邏輯門電路11.4集成邏輯門電路

輸入短路電流當輸入電壓為零時，流經(jīng)這個輸入端的電流稱為輸入短路電流。輸入短路電流的典型值為－1.5mA。

以同一型號的與非門作為負載時，一個與門能驅(qū)動同類與非門的最大數(shù)目，通常N≥8。

扇出系數(shù)N（1）TTL集電極開路門（OC門）3.TTL門電路的其他類型ABY＋UCC（5V）RB1RC2VT1VT2VT34k?1.6k?1k?YA&B第11章11.4.1TTL集成邏輯門電路11.4集成邏輯門電路

實現(xiàn)線與OC門主要有以下幾方面的應(yīng)用在工程實踐中，常常需要將輸出端并聯(lián)使用實現(xiàn)與邏輯功能，稱為線與。第11章11.4.1TTL集成邏輯門電路11.4集成邏輯門電路

CDY＆AB＆＋UCCRP實現(xiàn)電平轉(zhuǎn)換用做驅(qū)動器UoAB＆＋10VAB＆＋5V第11章11.4.1TTL集成邏輯門電路11.4集成邏輯門電路

（2）三態(tài)輸出門三態(tài)門除具有輸出高、低電平兩種狀態(tài)外，還能輸出高阻狀態(tài)。YA&BENYA&BEN高電平有效的三態(tài)門低電平有效的三態(tài)門第11章11.4.1TTL集成邏輯門電路11.4集成邏輯門電路

三態(tài)門的應(yīng)用單向總線雙向總線A&BENEN1G1A&BENEN2G2A&BENEN3G3總線DI1ENEN1EN總線DO1.CMOS邏輯門電路的系列工作頻率得到了進一步的提高，同時保持了CMOS超低功耗的特點?；镜腃MOS——4000系列高速的CMOS——HC（HCT）系列先進的CMOS——AC（ACT）系列具有功耗低、噪聲容限大、扇出系數(shù)大等優(yōu)點，已得到普遍使用。缺點是工作速度較低，平均傳輸延遲時間為幾十ns，最高工作頻率小于5MHz。提高了工作速度，平均傳輸延遲時間小于10ns，最高工作頻率可達50MHz。HC系列的電源電壓范圍為2～6V。HCT系列的主要特點是與TTL器件電壓兼容，它的電源電壓范圍為4.5～5.5V。第11章11.4.2CMOS集成邏輯門電路11.4集成邏輯門電路

2.CMOS邏輯門電路的主要參數(shù)輸出高電平UOH與輸出低電平UOL抗干擾容限UOH的理論值為電源電壓UDD，UOH（min）=0.9UDD；UOL的理論值為0V，UOL（max）=0.01UDD。所以CMOS門電路的邏輯擺幅較大，接近電源電壓UDD值。CMOS非門的高、低電平噪聲容限均達0.45UDD。其他CMOS門電路的噪聲容限一般也大于0.3UDD。第11章11.4.2CMOS集成邏輯門電路11.4集成邏輯門電路

扇出系數(shù)其扇出系數(shù)很大，一般額定扇出系數(shù)可達50。但必須指出的是，扇出系數(shù)是指驅(qū)動CMOS電路的個數(shù)，若就灌電流負載能力和拉電流負載能力而言，CMOS電路遠遠低于TTL電路組合邏輯電路邏輯函數(shù)式最簡函數(shù)式真值表邏輯功能第11章11.5.1組合邏輯電路分析11.5組合邏輯電路分析與設(shè)計【例】分析該電路的邏輯功能。=1ABCYY1=1寫出邏輯函數(shù)式第11章11.5.1組合邏輯電路分析11.5組合邏輯電路分析與設(shè)計由表達式列出真值表分析邏輯功能在輸入A、B、C三個變量中，有奇數(shù)個1時，輸出Y為1，否則Y為0。因此，圖11-19所示電路為三位判奇電路，又稱為奇校驗電路。

輸入輸出ABCY00001111001100110101010101101001分析設(shè)計要求列真值表由真值表寫邏輯函數(shù)式化簡畫出邏輯圖第11章11.5.2組合邏輯電路設(shè)計11.5組合邏輯電路分析與設(shè)計【例】設(shè)計一個A、B、C三人表決電路。當表決某個提案時，多數(shù)人同意，提案通過，同時A具有否決權(quán)。設(shè)A、B、C三個人表決同意提案時用1表示，不同意時用0表示；Y為表決結(jié)果，提案通過用1表示，不通過用0表示，同時還應(yīng)考慮A具有否決權(quán)。

輸入輸出ABCY00001111001100110101010100000111真值表寫出邏輯函數(shù)式化簡畫邏輯圖

&CY&AB&第11章11.5.2組合邏輯電路設(shè)計11.5組合邏輯電路分析與設(shè)計S1S2S0S3S4S5S6S7S8S9UCC1k?×10＆＆＆＆＆≥1第11章11.6.1鍵控8421BCD碼編碼器11.6編碼器真值表輸入輸出S9

S8

S7

S6

S5

S4

S3

S2

S1

S0ABCDGS111111111111111111101111111101111111101111111101111111101111111101111111101111111101111111101111111101111111110000000001000110010100111010010101101101011111000110011第11章11.6.1鍵控8421BCD碼編碼器11.6編碼器由真值表寫出各輸出的邏輯表達式用n位二進制代碼對2n個信號進行編碼的電路稱為二進制編碼器。

3位二進制編碼器有8個輸入端3個輸出端，所以常稱為8線—3線編碼器，第11章11.6.2二進制編碼器11.6編碼器邏輯表達式為真值表輸入輸出

I0

I1

I2

I3

I4

I5

I6

I7A2

A1

A01000000001000000001000000001000000001000000001000000001000000001000001010011100101110111電路第11章11.6.2二進制編碼器11.6編碼器A2&&&A0A111111111I7I6I5I4I3I2I0I1輸入輸出EI

I0

I1

I2

I3

I4

I5

I6

I7A2

A1

A0

GS

EO1××××××××0111111110×××××××00××××××010×××××0110××××01110×××011110××0111110×011111100111111111111111100000100101010010110110001101011100111101使能輸入端，低電平有效優(yōu)先順序為I7→I0編碼器的工作標志，低電平有效使能輸出端，高電平有效第11章11.6.3優(yōu)先編碼器11.6編碼器譯碼器：將輸入代碼轉(zhuǎn)換成特定的輸出信號。假設(shè)譯碼器有n個輸入信號和N個輸出信號，如果N=2n，就稱為全譯碼器，常見的全譯碼器有2線—4線譯碼器、3線—8線譯碼器、4線—16線譯碼器等。如果N＜2n，稱為部分譯碼器。如二一十進制譯碼器（也稱作4線—10線譯碼器）等。第11章11.7.1譯碼器11.7譯碼器和數(shù)字顯示

輸出函數(shù)表達式功能表2線—4線譯碼器輸入輸出

EN

A

BY0Y1

Y2

Y3

1×

×

00000101001111110111101111011110第11章11.7.1譯碼器11.7譯碼器和數(shù)字顯示

111ABEI&&&&Y3Y2Y1Y0邏輯圖74138是一種典型的二進制譯碼器輸入輸出G1

G2A

G2BA2

A1

A0Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

×1×××10××100100100100100100100100×××××××××0000010100111001011101111111111111111111111111110111111110111111110111111110111111110111111110111111110