多功能算術邏輯運算單元的EDA設計

FFA減B減10111FABFABFAB)減1設計要求741818位算術規(guī)律運算單元ALU_8，該算術規(guī)律運算單166-12所示根本算術運算功能和規(guī)律運算功能。選擇端高電平作用數(shù)據(jù)M=HM=L算術操作選擇端高電平作用數(shù)據(jù)M=HM=L算術操作S3S2S1S00 0 0 0規(guī)律功能FACn=1〔無進位〕FACn=0〔有進位〕FA加1FAB1FAB1F0FA加AB1FABAB+1FA加AB1FA加B1FAB)加AB1FAB減1FA加A加1FA減10001FABFAB0010FABFAB0011F0F010100FABFA加AB00110110FBFABFABABFA減B1000FABFA加AB1001FABFA加B1010FBF1011FABFAB1100F1FA加A*1101FABF1101FABF〔AB〕加A1110FABF1111FAFA原理描述計算機的一個最主要功能就是處理各種算術和規(guī)律運算，該功能要由CPU中的運算器來完成。運算器也稱算術規(guī)律運算單元AL。其主要功能包括：執(zhí)行數(shù)值數(shù)據(jù)的算術加減乘除等運算，執(zhí)行規(guī)律數(shù)據(jù)的與或非等規(guī)律運算，臨時存放參與運算的數(shù)據(jù)和中間結(jié)果，由多個通用存放器來擔當。運算器通常也是數(shù)據(jù)傳輸?shù)耐?。依?jù)設計要求，可得帶進位把握的8位算術規(guī)律運算單元的構(gòu)造框圖和數(shù)據(jù)通路如圖6-818ALU24ALU741818位字長ALU8位數(shù)據(jù)由數(shù)據(jù)輸入〔總線〕分別通74373鎖入。166-1216種運8ALU運算器模塊設置兩個把握輸入信號，一個為進位把握信號，一個為算術運算和規(guī)律運算的功能選擇信號。6-818位算術規(guī)律運算單元的構(gòu)造框圖74181的進位位cout送入DT4和使能信號CNCN的功能是電平把握信號〔CN有效否允許將進位信號coout參與下一運算周期的最低進位位，從而可實現(xiàn)帶進位把握運算。通8位數(shù)據(jù)的算術運算。多功能算術規(guī)律運算單元層次化設計方案ALU運算器模塊ALU_8的設計6-85觸發(fā)信號CPCO〔6-8〕QuartusIIQuartusIIprimitives”74181，1片DFF，1片二輸入與門AND2，1片二輸入與非門NAND2并參與相應的輸入輸出引腳，依據(jù)圖6-82用鼠標完成電路的內(nèi)部連線及與輸入和輸出引腳的連接。6-858位數(shù)據(jù)分別為A[7..0]B[7..0]；運算模式由S[3..0]的組合打算；此外，M=0，選擇算術運算，M=1選擇規(guī)律運算；CN為進位把握信號；F[7..0]為輸出結(jié)果；CO為運算后的輸出進位位；T4為進位脈沖信號。6-82ALU_8原理圖將所設計的圖形文件ALU_8.bdf保存到已建立的文件夾中，并設置成工程文件，以后的操作就都是對當前工程文件進展的。執(zhí)行QuartusII主窗口的“Processing”菜單的“StarCompilation”選項，啟動全程編譯，對該程序編譯仿真后可得其仿真輸出波形如圖6-83(a)6-83(b)所示。表示加法運算；輸入加數(shù)A[7..0]129DH，B[7..0]=E5H；CN1(允許鎖存ALU的進位)012H+E5H=F7H，9DH+E5H=82H(a)6-83ALU_8電路〔低8位的和；當進位脈沖信號為0(a)6-83ALU_8電路(b);〔b〕元件符號圖16路通道計數(shù)模塊CNT_16的設計CNT_16實際上為一模16的二進制計數(shù)器,可利用QuartusII的兆功能設計向?qū)А癕egaWizardPlug-InManager…16的二進制計數(shù)器6-87所示，clock為計數(shù)輸入脈沖，q[3..0]ALU_8選擇不同的運算模式。6-8416的二進制計數(shù)器CNT_16數(shù)據(jù)存放器模塊REG_A_BREG_A_B6-85所示。為進展雙操作數(shù)運算，運算器模塊的兩個8位數(shù)據(jù)由數(shù)據(jù)輸入總線分別通過數(shù)據(jù)存放器模塊REG_A_B兩個電平鎖存器74373鎖入。該模塊的輸入全部連在數(shù)據(jù)總線Data_bus[7..0]中，通過數(shù)據(jù)選擇開關A0_B0，依次選擇輸出數(shù)據(jù)A[7..0]、B[7..0]給運算器模塊ALU_8。其正確編譯后仿真輸出波形和元件符號如圖6-86A0_B0=0A[7..09DA0_B0=1B[7..0]E。6-85REG_A_B原理圖(b)6-86REG_A_B仿真輸出波形;〔b〕元件符號圖多功能算術規(guī)律運算單元的頂層設計和仿真依據(jù)6.9.26-87所示的多功能算術規(guī)律運算單元頂層電路的原理圖。在QuartusII的圖型編輯方式下，從e:\chap6\ALU中調(diào)出前面所設計的底層模塊，即1片ALU運算器模塊ALU_8，1片16路通道計數(shù)模塊CNT_16，1片數(shù)據(jù)存放器模塊REG_A_B及相6-87連好線后，編譯正確無誤后，可得其仿真輸出波形和元件符號如圖6-88所示。圖6-87多功能算術規(guī)律運算單元頂層電路原理圖圖6-8C為進位把握信號CY=CY=表示允許進位進位脈沖信號〔高電平有效；IN[7..0KA經(jīng)電平鎖存器7437A[7..0E5B[7..0〔9D規(guī)律運算的選擇信號M=M=，選擇規(guī)律運算SCL為計數(shù)輸入ALU_8_TO1〔000到111S[3..010019：加法運算模式F[7..0COU為進位輸出〔低電平有效即可得到9DH+E5H=182H的正確輸出結(jié)果。(b)6-88多功能算術規(guī)律運算單元頂層電路ALU_8_TOP;〔b〕元件符號圖硬件測試為了能對所設計的多功能算術規(guī)律運算單元進展硬件測試術規(guī)律運算單元最終開發(fā)。其硬件測試示意圖如圖6-89，不失一般性，本設計選用的EDA開發(fā)平臺為GW48，電路模式為NO.0，目標器件為EP1C6Q240C8芯片。圖圖6-89多功能算術規(guī)律運算單元硬件測試示意圖多功能算術規(guī)律運算單元的算術/規(guī)律運算的選擇信號M8〔K8對EPIC6240引腳〕相連；進位脈沖信號T5〔K5EPIC6237引腳〕相連；進位把握信號CY接鍵〔K7對應EPIC6芯片的第239引腳SCLK接鍵〔K6對應EPIC6芯片的第238引腳數(shù)據(jù)選通開關KAB接鍵〔K3對應EPIC6芯片的第235引腳；總線輸入數(shù)據(jù)IN[7..4]接鍵K2對應EPIC6芯片的16引腳IN[3..0]接鍵〔K1對應EPIC6芯片的、、1引腳〕8(PIO47-PIO44)7(PIO43-PIO40)A[7..0]6(PIO39-PIO436)、數(shù)碼管5(PIO35-PIO32)顯示數(shù)據(jù)B[7..0]；數(shù)碼管4(PIO26)顯示進位輸出〔最高位；數(shù)碼管3(PIO27-PIO24)顯示運算結(jié)果F[7..4、數(shù)碼管2(PIO23-PIO20)算結(jié)果F[3..0]1(PIO19-PIO16)顯示運算模式S[3..0]。完成引腳鎖定后，再編譯一次，將引腳鎖定信息編譯進下載文件ALU_8_TOP.sof中。選擇編程模式和配置。為了將編譯產(chǎn)生的下載文件配置進EPIC6芯片中進展測試，首先將系統(tǒng)連接好上電，按模式開關選