深入了解IC內(nèi)部結(jié)構(gòu)

設(shè)計(jì)五課王西

(Ext.663)xi.wang@深入了解

IC

內(nèi)部結(jié)構(gòu)—Hardwareapplication**課程大綱**I/OportconfigurationOscillatorsResetcircuitAudiooutput:DACAudiooutput:PWMSomethingaboutESDEOSphenomenonLatch-upSomepopularcircuitsDebugexperienceI/OportconfigurationMOS場(chǎng)效應(yīng)管PMOSNMOSGDS轉(zhuǎn)移特性電路符號(hào)簡(jiǎn)化邏輯符號(hào)電路符號(hào)簡(jiǎn)化邏輯符號(hào)轉(zhuǎn)移特性GSD

IDIDCMOS反相器、緩沖器邏輯符號(hào)內(nèi)部結(jié)構(gòu)簡(jiǎn)圖邏輯符號(hào)內(nèi)部結(jié)構(gòu)簡(jiǎn)圖緩沖器反相器基本的輸入端口類型PureinputPull-lowinputPull-highinput輸入端口的特性InputPort一般為施密特觸發(fā)器(SchmittTrigger)結(jié)構(gòu)，三個(gè)重要參數(shù)為：VT+:輸入正向翻轉(zhuǎn)電壓；VT-:輸入負(fù)向翻轉(zhuǎn)電壓；VH=VT+-VT-:遲滯電壓。Vo-Vi特性曲線波形圖實(shí)例改進(jìn)的

pull-low

結(jié)構(gòu)有些IC提供了改進(jìn)的InputPull-low結(jié)構(gòu)：當(dāng)Controlreg為High時(shí)，Pull-low特性打開，高阻的WeakPull-lowResistor(約1MΩ)和低阻的StrongPull-lowResistor(約100kΩ)兩者并聯(lián)在Pin和VSS之間。當(dāng)Input為L(zhǎng)ow時(shí)，StrongPull-low打開，輸入阻抗較低；而當(dāng)Input變?yōu)镠igh時(shí)，StrongPull-low被禁止，此時(shí)的WeakPull-low僅消耗較小的輸入電流。這樣的結(jié)構(gòu)具有更好的輸入噪聲抑制能力。右圖反映了InputVoltage呈Low

High

Low連續(xù)變化時(shí)，由WeakPull-lowResistor和StrongPull-lowResistor并聯(lián)而成的動(dòng)態(tài)電阻阻值的變化情況。基本的輸出端口類型OutputValuePortStatus

0011OutputValuePortStatus

001FloatingOutputValuePortStatus

0Floating11緩沖輸出(Buffer)NMOS漏極開路輸出(OpenDrainNMOS)PMOS漏極開路輸出(OpenDrainPMOS)(Sink)(Send)PMOSNMOSNMOSPMOS應(yīng)用舉例I2C器件連接到I2C總線NMOS漏極開路輸出在I2C總線中的應(yīng)用：SDA和SCL都是雙向線路，都通過(guò)一個(gè)電流源或上拉電阻連接到正的電源電壓。當(dāng)總線空閑時(shí)，這兩條線路都是高電平，連接到總線的器件輸出級(jí)必須是漏極開路或集電極開路才能執(zhí)行線與的功能。CMOS反相器的電壓傳輸曲線應(yīng)用中需注意的問(wèn)題1.

在輸入端口配置成內(nèi)部pull-low/pull-high的應(yīng)用中，當(dāng)輸入信號(hào)源的內(nèi)阻較大時(shí)，需注意內(nèi)部pull-low/pull-high電阻的影響(此電阻的典型值：50kΩ～200kΩ)。內(nèi)部pull-low/pull-high電阻與信號(hào)源的內(nèi)阻相串聯(lián)，IC之inputport上的實(shí)際電壓為輸入信號(hào)電壓在內(nèi)部pull-low/pull-high電阻上產(chǎn)生的分壓，故此時(shí)IC讀到的high/low狀態(tài)可能不正確。2.

若使用pureinput模式時(shí)，需注意不要使此I/Opin懸浮，僅從耗電的角度來(lái)解釋，其原因有二：

a)從右圖中CMOS反相器的電壓傳輸曲線來(lái)看，在輸入高低電平轉(zhuǎn)換期間(圖中A-B之間的區(qū)域)，內(nèi)部PMOS或NMOS處于可變電阻區(qū)及飽和區(qū)，此時(shí)流過(guò)的電流相對(duì)較大。當(dāng)I/Opin懸浮時(shí)輸入電平不定，頻繁地在high<-->low之間轉(zhuǎn)換，會(huì)有更多的機(jī)會(huì)進(jìn)入到A-B區(qū)域，增加了IC的耗電；

b)如果此I/O口是wake-up輸入端口，還可能導(dǎo)致IC在sleep<-->wake-up之間的頻繁轉(zhuǎn)換，增加IC的耗電。3.

對(duì)于輸出端口，由于其內(nèi)部開啟的MOS管存在導(dǎo)通內(nèi)阻，隨著輸出電流的增大，MOS管上的壓降也將增大，I/O口實(shí)際的輸出電壓將降低。ABOscillators典型的振蕩器1.

R-Coscillator2.

CMOSCrystal

oscillator*假定所有非門在Input=?VDD時(shí)輸出轉(zhuǎn)態(tài)。第一暫穩(wěn)態(tài)(X點(diǎn)電壓波形下降階段)：下降時(shí)間:3/2VDD

1/2

VDD此階段電容C2放電:

U(t)=U(0)

e–t/RC1/2VDD=3/2VDDe–T1/RC

T1=RCln3第二暫穩(wěn)態(tài)(X點(diǎn)電壓波形上升階段)：上升時(shí)間:-1/2VDD

1/2

VDD此階段電容C2充電:

U(t)=U(∞)+[U(0)-U(∞)]e

–t/RC1/2VDD=VDD+[-1/2VDD-VDD]e

–T2/RC

T2=RCln3振蕩頻率計(jì)算：

T=T1+T2=2

RCln3

f

=1/(2

RCln3)

=1/(2×100k×0.1μ×1.1)

=45.45HzR-

C振蕩器分析XY-1/2VDD1/2VDDT13/2VDD注意：實(shí)際IC

電路因有反向保護(hù)二極管，電壓只會(huì)大到VDD+0.6V

及VSS-0.6V

。0tUUt0T2實(shí)用R-

C振蕩器1.Rext

為鏡像電流源電路之Bias電阻，決定鏡像電流源電路的輸出電流Ic。2.Ic

愈大，電容C充電越快，時(shí)鐘頻率愈快。3.電容C由設(shè)計(jì)與制程決定。UVDDVT+VT-t0

Vc

及Clock波形詳圖電路示意圖ClockVc初始狀態(tài)：電容上沒有電荷，電路從t

=

0時(shí)刻開始工作。R-

C振蕩器的應(yīng)用特性工作時(shí)，一般VB(UROSC)電壓約為1.0V~1.7V之間。Sleepmode時(shí)，UROSC=VDD。ROSC

愈大，F(xiàn)ROSC

愈慢，F(xiàn)ROSC呈指數(shù)型下降；反之愈快。(圖1)ROSC

值不變而VDD變化時(shí)，F(xiàn)ROSC也會(huì)隨之變化。(圖2)一般低溫時(shí)FROSC變慢。若不特別篩選，Lot.byLot.的FROSC誤差可能達(dá)到

+/-

20%

。(圖1)(圖2)CMOS晶體振蕩器CMOS反相器線性應(yīng)用，與負(fù)反饋偏置電阻R1一起構(gòu)成反相小信號(hào)放大器。Crystal與電容C1、C2構(gòu)成π型網(wǎng)絡(luò)，形成180度相移電路。這一正反饋支路，也構(gòu)成了共鳴回路。對(duì)于振蕩電路來(lái)說(shuō)，必須有正反饋，且閉環(huán)增益必須大于1。電阻R1導(dǎo)致了負(fù)反饋，增大了放大器的開環(huán)增益需求。R1通常盡量的大，以將反饋減到最小，同時(shí)克服上電時(shí)的電流泄漏。當(dāng)使用1MHz～20MHz的晶體時(shí)，R1應(yīng)該在1MΩ～10MΩ的范圍里。對(duì)于陶瓷共振器，R1一般用1MΩ。許多MCU集成了反相放大器，用來(lái)與外部晶體或陶瓷共振器一起構(gòu)成皮爾斯(pierce)振蕩器結(jié)構(gòu)。標(biāo)準(zhǔn)皮爾斯振蕩器結(jié)構(gòu)，晶體工作頻率:1MHz～20MHzCrystal

應(yīng)用關(guān)鍵參數(shù)振蕩頻率精度:

Crystal:+/-10ppm~100ppm.(3,5ppm也有)Resonator:+/-2,000ppm~10,000ppm串連電阻Rs;串連電感Ls;串連電容Cs;并聯(lián)電容Cp:

其中Rs影響振蕩，Ls,Cs,Cp(<

7~

10pF)影響精度。

TypicalRef.(大概范圍，詳細(xì)請(qǐng)查供應(yīng)商資料)

Rs<50

kΩ@32768Hz,

Rs<1

kΩ@<

2MHz

Rs<150Ω@<

30MHz

3.Loadcapacitance:10pF~50pF

Rs晶體等效電路LsCsCpCrystal

應(yīng)用注意事項(xiàng)若32768OSC拉得太遠(yuǎn)，時(shí)間每天可能快幾分鐘；若6MHzOSC

拉得太遠(yuǎn)，就是會(huì)有3-5%工作不良等問(wèn)題。系統(tǒng)會(huì)不時(shí)的出現(xiàn)問(wèn)題，有時(shí)貨已出到客戶手邊才發(fā)生。

π網(wǎng)絡(luò)電容(Ci,Co)的接地一定要接到IC的GND。而不是隨便、方便地接到系統(tǒng)地，否則容易受干擾而死機(jī)（電流回路的原理）。Ci、Co不要因?yàn)镃ostdown就把它省略。否則振蕩會(huì)不穩(wěn)定，抗雜訊能力降低，系統(tǒng)不定時(shí)死機(jī)。

CiCoCrystal

應(yīng)用注意事項(xiàng)Loopgain最好設(shè)計(jì)大于

3

。一般建議Co=Ci

可以正常起振，有問(wèn)題時(shí)可以稍微調(diào)整大Ci(Ci

≤2Co范圍)，可以改變一點(diǎn)點(diǎn)頻率，提高一點(diǎn)抗雜訊能力。Ci、Co一般范圍10pF~50pF，較大值起振時(shí)間較慢(x~xxms)。32768Hz振蕩可在inverter輸出串接一個(gè)1~20k的電阻，可增加其穩(wěn)定度，使時(shí)間更為精準(zhǔn)。Crystal的Rs對(duì)起振有較大的影響，注意元件供應(yīng)商的這一項(xiàng)規(guī)格，以32768Hzcrystal而言，Rs

最好小于50kΩ。要振得穩(wěn)，crystal與放大器、Ci、Co的溫度系數(shù)要互補(bǔ)。Crystal

應(yīng)用舉例20pF～40pF

某IC的RealTimeClock晶振Crystal:32768Hz

Elan

eSA

的系統(tǒng)時(shí)鐘晶振Crystal:4MHz客戶應(yīng)用常見問(wèn)題1MΩ偏置電阻漏接；(有部份body為內(nèi)建)為Costdown而把

Ci

或

Co

省略；沒有注意到

crystal

的元件誤差，不起振或振不好就怪

IC

不良；PCBlayout未按規(guī)范來(lái)走線。Crystal

與

Resonator

之比較CrystalOscillator(石英晶體振蕩器）:

Tuningfork:

低、中頻段(0.1Hz~1MHz)，basetoneoscillator。

AT-cut:

高頻段(1.xMHz~1xxMHz),

basetoneOscillatororOvertoneOscillator。CeramicResonator(陶瓷共振器）:

低、中頻段3xxkHz~7xMHz陶瓷共振器具有與石英晶體振蕩器十分相似的諧振特性，可以在一些場(chǎng)合代替石英晶體振蕩器使用。Resetcircuit基本復(fù)位電路某IC的Reset電路:ActivelowExternalpull-highElanEM61的Reset電路:ActivelowInternalpull-high上電時(shí)，電源上升到MCU的工作電壓，在Oscillator穩(wěn)定之前需要等待一段時(shí)間。因此在復(fù)位引腳上要有時(shí)間延遲。最簡(jiǎn)單的延時(shí)電路就是電阻-電容(RC)網(wǎng)絡(luò)，在電流經(jīng)過(guò)電阻時(shí)電容開始充電，一直到電平達(dá)到了能被MCU的復(fù)位電路檢測(cè)到的值為止?；緩?fù)位電路如下圖：復(fù)位電路的改進(jìn)圖1：Activehigh圖2：Activelow基本復(fù)位電路存在的問(wèn)題：當(dāng)IC穩(wěn)定工作后，復(fù)位電容E1已充滿電荷，其兩端電壓=VCC。當(dāng)電源掉電時(shí)，因復(fù)位電容僅通過(guò)復(fù)位電阻R1放電，其電壓下降較慢，若當(dāng)RESET端電壓較高時(shí)VCC恢復(fù)而再次上電，則可能導(dǎo)致復(fù)位不良。此外，在Activehigh類型的復(fù)位電路中，當(dāng)電源突然掉電時(shí)，還會(huì)在RESET端產(chǎn)生較高的負(fù)電壓(瞬時(shí)可能達(dá)到-VCC)。改進(jìn)方法是在復(fù)位電阻R1處增加一個(gè)反向并聯(lián)的二極管，當(dāng)電源掉電時(shí)，可加速電容的放電過(guò)程。(這一電路起作用的前提是：假設(shè)電源電路中無(wú)大電容等儲(chǔ)能元件，當(dāng)電源掉電時(shí)，VCC電壓立即下降到接近于零。)同時(shí)，因二極管的箝位作用，RESET端的電壓不會(huì)低于-0.6V。(如圖1)用二極管來(lái)箝住復(fù)位引腳的電壓是一種推薦的做法，能防止供電電壓過(guò)度，并且能夠在掉電時(shí)令電容迅速放電。Audiooutput:DACDAC原理淺析電晶體基極(B)的波形電晶體集電極(C)的波形一個(gè)最簡(jiǎn)單的DAC音頻輸出電路如下：VO輸出電流經(jīng)Rb分流后，再經(jīng)電晶體放大而推動(dòng)揚(yáng)聲器發(fā)聲。電晶體的工作點(diǎn)(集電極的直流偏置電壓)，由VO輸出電流、Rb的阻值及電晶體的電流放大倍數(shù)(β)等參數(shù)共同決定。將工作點(diǎn)設(shè)在1/2VDD處不易失真，但也要視具體情況而定。工作點(diǎn)設(shè)在1/2VDD～VDD之間，有利于減小揚(yáng)聲器發(fā)聲時(shí)的電流消耗。Figure1Figure2Figure3常用的DAC輸出電路用于低阻抗揚(yáng)聲器的簡(jiǎn)單電路，成本低，缺點(diǎn)是工作電流大。特性與Figure1的相似，用于高阻抗揚(yáng)聲器。電路包含一個(gè)低通濾波器，可提供更好的音質(zhì)，但也會(huì)消耗更大的工作電流。Figure4Figure5Figure6常用的DAC輸出電路Figure3電路的改進(jìn)版，在sleep模式下的電流可以由Enablepin加以控制。鏡像電流源模式，可控制音量，它比Figure1-3的電路更穩(wěn)定，且工作電流更低。采用了一個(gè)音頻放大集成電路，音質(zhì)好，工作電流低，但成本更高。工作點(diǎn)的調(diào)整有些IC的調(diào)節(jié)音量方式為：在工作中由程式對(duì)VO輸出電流level做調(diào)整，于是工作點(diǎn)亦會(huì)跑掉，即A點(diǎn)直流偏置電壓可能會(huì)變得過(guò)高或過(guò)低，輸出聲音就可能失真。一種解決方案如圖，電晶體的基極增加一個(gè)電容CB來(lái)隔離VO的直流分量。另由I/O端口(Enable)經(jīng)R2、R3提供恒定的直流分量。當(dāng)調(diào)節(jié)音量時(shí)，輸出不會(huì)失真。不需要播音時(shí)可通過(guò)控制Enable來(lái)關(guān)斷直流偏置，以減小耗電。注：電容C1的作用是，當(dāng)Enable電平改變時(shí)，使直流偏置電壓緩變，以減小speaker上的“啵”音。VOVOEnableAudiooutput:PWM常用的PWM模式模式1：Push-pullmode10-bit精度應(yīng)用電路VDD優(yōu)點(diǎn)：電路簡(jiǎn)單，元件成本低。常用的PWM模式應(yīng)用電路模式2：Single-pindouble-endmode10-bit精度優(yōu)點(diǎn)：外部電路調(diào)節(jié)音量方便。常用的PWM模式應(yīng)用電路模式3：Single-pinsingle-endmode9-bit精度(此模式下AUDN沒有信號(hào)輸出)ElanPWM簡(jiǎn)介輸出數(shù)值正脈沖寬度備注1a2a+Δ3a+2Δ4a+3Δ…127a+126Δ=T–b正數(shù)（+1～+127）從PWM之VO1A輸出，此時(shí)VO1B的輸出在一個(gè)周期T內(nèi)恒為L(zhǎng)OW，T為PWM輸出的采樣周期。對(duì)于理想的PWM輸出，應(yīng)有a=b=Δ，以及T=128Δ。實(shí)際PWM輸出的a、b、Δ往往并不相等，但仍然有：T=a+b+126Δ。與上面類似，負(fù)數(shù)（-1～-127）從PWM之VO1B輸出，而VO1A的輸出在一個(gè)周期T內(nèi)恒為L(zhǎng)OW。當(dāng)輸出"零"（00H或80H）時(shí)，VO1A與VO1B均為L(zhǎng)OW。PS:StandardΔ=1clock=250ns@fosc=4MHz(8-bitPWM,Push-pullmode)SomethingaboutESD什么是

ESD?

ESD:

Electro-StaticDischarge∕靜電放電是兩個(gè)電位不同的物體之間通過(guò)直接接觸或者電場(chǎng)感應(yīng)而引起的電荷轉(zhuǎn)移。

靜電的形成︰

＊物體互相摩擦（人走在地毯上可累積的靜電電壓有可能高達(dá)35kV@RH10%，但在RH65%~90%則降至1.5kV）。

＊當(dāng)元件通過(guò)強(qiáng)電場(chǎng)后，可能形成靜電的累積。ESD對(duì)電子系統(tǒng)的影響

ESD對(duì)電子元器件的影響：ESD未必總造成元器件的完全失效，它會(huì)造成一般測(cè)試無(wú)法檢測(cè)到的元器件潛在缺陷，這種“脆弱”的元器件在系統(tǒng)工作期間，如遇到惡劣的環(huán)境條件，就可能在現(xiàn)場(chǎng)發(fā)生失效。

ESD怎樣干擾系統(tǒng)?1.當(dāng)有靜電放電的發(fā)生，此放電電流產(chǎn)生了一個(gè)高頻輻射雜訊，此雜訊可以透過(guò)電路板的銅箔走線或系統(tǒng)中的任何導(dǎo)線耦合到系統(tǒng)，造成系統(tǒng)不穩(wěn)定或是喪失功能。

2.有些靜電放電是直接以系統(tǒng)為放電的標(biāo)的，此放電電流可能干擾系統(tǒng)，也有可能造成元件永久性破壞。評(píng)估DeviceESD的模型

HumanBodyMode

(HBM):

是模擬人體累積靜電后放電到IC元件的結(jié)果。

MachineMode(MM):

是模擬機(jī)器在生產(chǎn)作業(yè)中，接觸到IC元件所可能產(chǎn)生的放電行為。ChargeDeviceModel(CDM):

是模擬IC元件本身可能充滿靜電后，再接觸到可放電的物體所產(chǎn)生的放電行為。

元件ESDlevel

要多少?

WhatESDprotectionleveldoIneed?

HBM

MM

CDM“Okay”

2kV 200V 1kV“Safe”

4kV 400V 1.5kV“Super”

10kV 1kV 2kV系統(tǒng)ESD與DeviceESD的不同?

SystemESD與DeviceESD兩者評(píng)估的標(biāo)的與精神是不同的：

DeviceESD，是評(píng)估IC在做成成品之前的生產(chǎn)過(guò)程所能承受ESD而不被破壞的能力。

SystemESD，是評(píng)估IC在做成成品之后，其電子功能所能承受ESD干擾而能正常運(yùn)作的能力。SystemESDDeviceESD測(cè)試標(biāo)準(zhǔn)EN61000-4-2MIL–883HBM測(cè)試對(duì)象系統(tǒng)晶圓或IC是否供電測(cè)試時(shí)，系統(tǒng)是在供電的操作狀態(tài)測(cè)試時(shí)，IC是在不供電狀態(tài)側(cè)重點(diǎn)Systemwork?著重于ESD所產(chǎn)生的噪聲，對(duì)系統(tǒng)所造成的影響。ICdamaged?著重于ESD直接放電到IC接腳，對(duì)IC可能所造成的破壞。能量測(cè)試的ESD能量較大。儲(chǔ)能電容=150pF；放電限流電阻=330Ω；Peakcurrent=7.5A@2kV測(cè)試的ESD能量較小。儲(chǔ)能電容=100pF；放電限流電阻=1500Ω；Peakcurrent=1.3A@2kVSystemESDVS.DeviceESD放電電流曲線與峰值不同SystemESD/I-Peak=7.5A@2kVDeviceESD(HBM)/I-Peak=1.33A@2kVESD測(cè)試嚴(yán)酷等級(jí)嚴(yán)酷

等級(jí)接觸放電(Contactdischarge)空氣放電(Airdischarge)1+/-2kV+/-2kV2+/-4kV+/-4kV3+/-6kV+/-8kV4+/-8kV+/-16kVX特定值特定值

ESD測(cè)試的嚴(yán)酷等級(jí)可分為五級(jí)，一般而言，客戶可以接受的等級(jí)是以供貨商與客戶之間的商業(yè)協(xié)議而定，但是IEC對(duì)于各種不同種類的產(chǎn)品也制定了參考的等級(jí)。例如一般資訊、家電產(chǎn)品要求為Cont.+/-4kV，Air+/-8kV。嚴(yán)酷等級(jí)如下表：ESD測(cè)試的方法

接觸放電(ContactDischarge)：此測(cè)試是針對(duì)產(chǎn)品外表的金屬部分進(jìn)行放電試驗(yàn)，其主要目的是模擬“人”在接觸到產(chǎn)品的金屬部分時(shí)可能產(chǎn)生靜電放電，以此檢驗(yàn)放電發(fā)生時(shí)對(duì)系統(tǒng)所造成的影響。

一般而言玩具產(chǎn)品會(huì)裸露的金屬部分，主要是螺絲或一些機(jī)構(gòu)，所以它們實(shí)際上大部份都不會(huì)與電子電路相通，由于其凈電荷容量都不多，所產(chǎn)生的放電量少，因此所產(chǎn)生出來(lái)的干擾噪聲號(hào)較小，一般都不會(huì)導(dǎo)致系統(tǒng)出問(wèn)題。

但是有時(shí)候產(chǎn)品若產(chǎn)品設(shè)計(jì)有較大的金屬體，而且該金屬體又靠近IC的話，也會(huì)有機(jī)會(huì)導(dǎo)致系統(tǒng)出問(wèn)題。

有時(shí)候是機(jī)構(gòu)設(shè)計(jì)的不恰當(dāng)，讓ESD經(jīng)由此金屬部分產(chǎn)生跳火現(xiàn)象，使ESDPulse跳到系統(tǒng)板子上而造成問(wèn)題。

空氣放電(AirDischarge)：此測(cè)試主要是仿真人體操作產(chǎn)品時(shí)，對(duì)一些按鍵或縫隙，在ESD夠強(qiáng)的情況下有可能產(chǎn)生隔空放電的現(xiàn)象，評(píng)估此類放電對(duì)產(chǎn)品所造成的影響。

目前一些實(shí)驗(yàn)室的測(cè)試方法是，針對(duì)產(chǎn)品任何可能被接觸到的表面，都會(huì)進(jìn)行空氣放電測(cè)試。ESD測(cè)試結(jié)果評(píng)估Level1:在規(guī)格范圍內(nèi)，功能正常Level2:暫時(shí)性功能劣化或喪失，但可以自行恢復(fù)Level3:

暫時(shí)性功能劣化或喪失，可由操作人員重置恢復(fù)Level4:劣化或喪失功能，無(wú)法恢復(fù)(重新上電可恢復(fù))(造成永久性損傷)HBMESDdamage

舉例＊＊＊

半成品出貨到歐洲，客戶每驗(yàn)一次貨就發(fā)現(xiàn)20%左右不良

＊＊＊有問(wèn)題的出貨都出現(xiàn)在冬季，其他時(shí)間出的貨不會(huì)有這么多不良。不良現(xiàn)象都是key1按鍵功能錯(cuò)誤，經(jīng)分析為該P(yáng)in遭到ESD破壞。＊＊＊

解法︰告訴客戶破壞的主因及串電阻保護(hù)。＊＊＊CDMESDdamage

舉例＊經(jīng)分析，當(dāng)COB生產(chǎn)完，裝整筒時(shí)，COB之間互相摩擦而累積靜電。＊/EN

為低位動(dòng)作，所以生產(chǎn)測(cè)試治具是直接接到VSS，當(dāng)測(cè)試針抵到此

Pin，累積在COB上的正電荷就由基底再破壞PMOSGateoxide，往pad放電。Gateoxide被ESD擊穿＊＊＊生產(chǎn)過(guò)后約有5%不良，而且都?jí)脑?ENpin＊＊＊＊＊＊

解法︰把VDD測(cè)針加長(zhǎng)，讓ESD透過(guò)VDD先放掉。＊＊＊VDDESDdamage

后的元件特性正常的I/OPort的輸入特性曲線(VDD=3V)。當(dāng)輸入電壓到-0.6V時(shí)，負(fù)向的保護(hù)二極管導(dǎo)通，超過(guò)3.6V時(shí)，正向的保護(hù)二極管導(dǎo)通，其他時(shí)候輸入電流都很小，約數(shù)十nA。

某樣品被ESD破壞的I/O為CD2，其I/V曲線如圖?？赡苁禽斎刖彌_級(jí)的閘極氧化層遭到破壞，而產(chǎn)生漏電，而使I/O功能失常。Ileakage=10mA@2.0V.ESD防護(hù)電路之設(shè)計(jì)概念

靜電放電防護(hù)電路之設(shè)計(jì)概念:許多IC內(nèi)部專門設(shè)計(jì)了靜電放電防護(hù)電路(ESDprotectioncircuits)，此電路提供了ESD電流路徑，以免ESD放電時(shí)，靜電電流流入IC內(nèi)部電路而造成損傷。人體放電模式(HBM)與機(jī)器放電模式(MM)之ESD都來(lái)自外界，所以ESD防護(hù)電路都是做在PAD的旁邊。在輸出PAD，其輸出級(jí)大尺寸的PMOS及NMOS組件本身便可當(dāng)做ESD防護(hù)組件來(lái)用，但是其布局方式必須遵守DesignRules中有關(guān)ESD布局方面的規(guī)定。在輸入PAD，因CMOS集成電路的輸入PAD一般都是連接到MOS組件的閘極(gate)，閘極氧化層是容易被ESD所打穿，因此在輸入PAD的旁邊會(huì)做一組ESD防護(hù)電路來(lái)保護(hù)輸入級(jí)的組件。在VDDPAD與VSSPAD的旁邊也要做ESD防護(hù)電路，因?yàn)閂DD與VSS腳之間也可能遭受ESD的放電。ESD防護(hù)電路之設(shè)計(jì)考量

靜電放電防護(hù)電路之設(shè)計(jì)考量:1.ToprovideESDprotectionwithefficientdischargingpathstobypassanyESDstress.2.ToprotectthemselvesagainstESDdamageswithsomedegreeofrobustnessduringESDstress.3.TopassnormalI/OsignalsandremaininactivewhentheICisinthenormaloperatingcondition.4.TocauseacceptableI/Osignaldelays(assmallaspossible)becausetheESDprotectioncircuitsareaddedaroundtheI/Opads.5.ToofferhighESDprotectioncapabilitywithinsmalllayoutarea.6.Tomaintainhighlatch-upimmunityofCMOSIC's.7.TofabricatetheESDprotectioncircuitswithoutaddingextrastepsormasksintotheCMOSprocess.ESD防護(hù)電路的布置一個(gè)全芯片ESD防護(hù)電路的布置如圖所示。InputPAD與OutputPAD要具有防護(hù)各種模式的靜電放電，VDD到VSS也要有ESD防護(hù)電路。RC-InverterNMOS人體放電模型(HBM)其放電波形之上升時(shí)間約為10ns，而IC在Poweron時(shí)其VDD電源之電壓波形上升時(shí)間約為ms量級(jí)。為了符合以上兩種需求，RC之時(shí)間常數(shù)設(shè)計(jì)在次微秒至微秒之間。當(dāng)一個(gè)靜電波形出現(xiàn)在VDD電源上時(shí)，由于RC網(wǎng)絡(luò)會(huì)產(chǎn)生延遲(delay)效應(yīng)，圖中節(jié)點(diǎn)Vx之電壓上升的速度會(huì)較VDD來(lái)得慢，而在兩者之間產(chǎn)生一電位差。在此同時(shí)相同的電位差亦出現(xiàn)在PMOSMP之閘-源極兩端。當(dāng)此電位差(同時(shí)也是MPPMOS之Vgs)大于其開啟電壓(Vt)時(shí)，MP即導(dǎo)通而將節(jié)點(diǎn)A之電位往上拉至接近VDD之電位。因A點(diǎn)即是NMOSMn1之閘極，如此一來(lái)NMOS就會(huì)導(dǎo)通而以通道傳導(dǎo)以疏散靜電電流。ESD電源箝制電路(RC-InverterNMOS)是由一電阻電容網(wǎng)絡(luò)(RCnetwork)、一組反向器(inverter)以及一箝制NMOS所組成；RC網(wǎng)絡(luò)連接到反向器之輸入端，其輸出端再連結(jié)到ESD箝制NMOS之閘極，如圖所示。電源箝制電路平時(shí)IC運(yùn)作時(shí)是不導(dǎo)通的，只有在ESD發(fā)生的瞬時(shí)才導(dǎo)通。理論上如果Mn1之尺寸夠大的話，光是靠通道傳導(dǎo)就可以疏散掉所有的靜電電流而不會(huì)使晶體管操作在崩潰(breakdown)及回轉(zhuǎn)(snapback)區(qū)。RCGate-coupledPMOS閘極耦合技術(shù)(RCGate-coupledPMOS)的應(yīng)用，如圖所示。此技術(shù)亦是利用RC網(wǎng)絡(luò)來(lái)產(chǎn)生ESD箝制MOS之閘-源極電位差。EOSphenomenonJunctionSpikingFailure(PN結(jié)擊穿)什么是

EOS?EOS:ElectricalOverstress/電過(guò)載是由于瞬態(tài)脈沖導(dǎo)致IC的局部電路過(guò)熱而產(chǎn)生的一種破壞，其破壞程度取決于瞬態(tài)脈沖的大小和持續(xù)時(shí)間。1.瞬態(tài)脈沖<100μs可導(dǎo)致：PN結(jié)擊穿等相對(duì)輕微的損傷；2.瞬態(tài)脈沖>100μs可導(dǎo)致：金屬熔化、邦線開路等較嚴(yán)重的損傷。瞬態(tài)脈沖的長(zhǎng)短不同，EOS作用的后果也不同，一般以100μs來(lái)劃分：MeltedMetallizationFailure(金屬熔化)OpenBondWireFailure(邦線開路)EOS產(chǎn)生的原因

1.帶電連接

/

移除電路的部件;

2.電路板、單元之間未連接好就上電;3.AC線上噪聲過(guò)大而未加濾波器;

4.未加電源的情況下就輸入信號(hào);

5.過(guò)高的電壓，超過(guò)芯片規(guī)格的限制;

6.使用了劣質(zhì)的電源;

7.虛焊、電路接觸不良;

8.測(cè)試設(shè)備沒有接地。＊＊

在操作中應(yīng)盡量避免上述情形，以減少EOS發(fā)生的幾率。＊＊Latch-up由于CMOSIC的特殊結(jié)構(gòu)，其內(nèi)部存在著一種4層PNPN雙載子(Bipolar)結(jié)構(gòu)，與閘流體(SCR)相似。在正常偏壓的情況下，這些寄生的PNPN路徑不會(huì)導(dǎo)通，但是在某些情況下，它會(huì)被觸發(fā)而進(jìn)入所謂Latch-up狀態(tài)，使得此PNPN形成低阻抗通路，而造成VDD-VSS間的大電流。這一現(xiàn)象也稱為"閂鎖效應(yīng)"。當(dāng)IC進(jìn)入Latch-up狀態(tài)后，IC無(wú)法正常動(dòng)作，甚至由于大電流而造成IC燒毀。解除Latch-up狀態(tài)的唯一方法，只有移去PNPN兩端的電源。Latch-up與ESD、EOS之間的關(guān)系：ESD及電壓瞬變都可能引起Latch-up，而Latch-up又可能會(huì)引發(fā)EOS和器件損壞。Latch-up

現(xiàn)象CMOS寄生閘流體的結(jié)構(gòu)

一個(gè)Chip內(nèi)有無(wú)數(shù)個(gè)并聯(lián)的寄生PNPN閘流體結(jié)構(gòu)。若其中有一個(gè)被觸發(fā)導(dǎo)通時(shí)，整個(gè)電源將短路。Latch-up

圖解CMOS芯片中的寄生電晶體等效的雙載子PNPN線路Latch-up

圖解Latch-up觸發(fā)的要素:寄生電晶體V-TR和L-TR必須偏壓在主動(dòng)區(qū).βPNP·βNPN>1(正回授放大).PNPN兩端之電源必須能提供基本的Latch-up維持電流IH.

Latch-up觸發(fā)的機(jī)制:

Itn

URw

V-TRon

URs

L-TRon

moreURw

PNPNjunctionturnon.Latch-up

實(shí)例從系統(tǒng)的角度看Latch-up可能觸發(fā)ICLatch-up的因素︰1.IC的I/O端口有超過(guò)額定的高電壓

(高于VDD+0.6V或者低于VSS-0.6V)，而導(dǎo)致基底電流。

2.外加電源不穩(wěn)，電源的瞬間波動(dòng)，由C·

ΔVDD/Δt

產(chǎn)生的暫態(tài)電流。

3.外加電源(VDD-VSS)過(guò)大。

4.大電流輸出腳，接到外部的電感性負(fù)載，產(chǎn)生瞬間的電動(dòng)勢(shì)，導(dǎo)致基底電流。

5.射線(X射線、γ射線等)照射IC。系統(tǒng)對(duì)策防Latch-up保持系統(tǒng)電源穩(wěn)定，大的Bulk電容，小的decoupling，Noiseby-pass電容不可省。大電流輸出I/O，注意Layout及Loading。

必要時(shí)Powerline加串小電阻，I/O并聯(lián)

Noiseby-pass電容。

Reset電路、微分電路等易產(chǎn)生超過(guò)額定電壓的地方可增加反向的箝位二極管，限制過(guò)高或過(guò)低的電壓。改善電源，避免電源的阻抗過(guò)高(包括電源內(nèi)阻和引出線電阻)。避免Latch-up三原則：1.Vin≤VDD，Vout≥VSS2.輸入、輸出電流<最高額定值3.VDD<最高額定值IC設(shè)計(jì)中防Latch-up的考量在IC設(shè)計(jì)中，可使用CMOS布局技術(shù)來(lái)防止Latch-up，這一技術(shù)可監(jiān)控ESD等瞬變電壓進(jìn)入器件的各部位(器件的電源引腳、輸入引腳