數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)

數(shù)字系統(tǒng)設(shè)計(jì)根底主講：謝躍雷〔講師〕Verilog部分引見(jiàn)VerilogHDL,內(nèi)容包括：Verilog運(yùn)用Verilog言語(yǔ)的構(gòu)成元素構(gòu)造級(jí)描畫(huà)及仿真行為級(jí)描畫(huà)及仿真延時(shí)的特點(diǎn)及闡明引見(jiàn)Verilogtestbench鼓勵(lì)和控制和描畫(huà)結(jié)果的產(chǎn)生及驗(yàn)證義務(wù)task及函數(shù)function用戶(hù)定義的根本單元(primitive)可綜合的Verilog描畫(huà)風(fēng)格第一講VerilogHDL數(shù)字系統(tǒng)設(shè)計(jì)綜述Verilog概述構(gòu)造化設(shè)計(jì)方法Verilog建模硬件描畫(huà)言語(yǔ)HDL：描畫(huà)電路硬件及時(shí)序的一種編程言語(yǔ)仿真器：讀入HDL并進(jìn)展解釋及執(zhí)行的一種軟件籠統(tǒng)級(jí)：描畫(huà)風(fēng)格的詳細(xì)程度，如行為級(jí)和門(mén)級(jí)ASIC：公用集成電路(ApplicationSpecificIntegratedCircuit)ASICVender：芯片制造商，開(kāi)發(fā)并提供單元庫(kù)自下而上的設(shè)計(jì)流程：一種先構(gòu)建底層單元，然后由底層單元構(gòu)造更大的系統(tǒng)的設(shè)計(jì)方法。自頂向下的設(shè)計(jì)流程：一種設(shè)計(jì)方法，先用高籠統(tǒng)級(jí)構(gòu)造系統(tǒng)，然后再設(shè)計(jì)下層單元RTL級(jí)：存放器傳輸級(jí)(RegisterTransferLevel)，用于設(shè)計(jì)的可綜合的一種籠統(tǒng)級(jí)Tcl：ToolcommandLanguage,向交互程序輸入命令的描畫(huà)言語(yǔ)術(shù)語(yǔ)定義(termsanddefinitions)VerilogHDL是在1983年由GDA(GateWayDesignAutomation)公司的PhilMoorby所創(chuàng)。PhiMoorby后來(lái)成為Verilog-XL的主要設(shè)計(jì)者和Cadence公司的第一個(gè)合伙人。在1984~1985年間，Moorby設(shè)計(jì)出了第一個(gè)Verilog-XL的仿真器。1986年，Moorby提出了用于快速門(mén)級(jí)仿真的XL算法。1990年，Cadence公司收買(mǎi)了GDA公司1991年，Cadence公司公開(kāi)發(fā)表Verilog言語(yǔ)，成立了OVI(OpenVerilogInternational)組織來(lái)?yè)?dān)任VerilogHDL言語(yǔ)的開(kāi)展。1995年制定了VerilogHDL的IEEE規(guī)范，即IEEE4。2005年制定了verilogHDL的IEEE新規(guī)范，又稱(chēng)SystemverilogV3.1規(guī)范.1.Verilog的歷史1.1Verilog概述2.Verilog與VHDL兩者的區(qū)別：VHDL偏重于系統(tǒng)級(jí)描畫(huà)，從而更多的為系統(tǒng)級(jí)設(shè)計(jì)人員所采用Verilog偏重于電路級(jí)描畫(huà)，從而更多的為電路級(jí)設(shè)計(jì)人員所采用目前，設(shè)計(jì)者運(yùn)用Verilog和VHDL的情況美國(guó)：Verilog:80%,VHDL:20%臺(tái)灣：Verilog:50%,VHDL:50%中國(guó)的微電子設(shè)計(jì)公司，90%以上采用Verilog，對(duì)于從事FPGA開(kāi)發(fā)設(shè)計(jì)者，掌握Verilog或VHDL都可以，對(duì)于ASIC設(shè)計(jì)者，必需掌握Verilog，掌握VHDL。3.VerilogHDL與C言語(yǔ)雖然Verilog的某些語(yǔ)法與C言語(yǔ)接近，但存在本質(zhì)上的區(qū)別Verilog是一種硬件言語(yǔ)，最終是為了產(chǎn)生實(shí)踐的硬件電路或?qū)τ布娐愤M(jìn)展仿真C言語(yǔ)是一種軟件言語(yǔ)，是控制硬件來(lái)實(shí)現(xiàn)某些功能利用Verilog編程時(shí)，要時(shí)辰記得Verilog是硬件言語(yǔ)，要時(shí)辰將Verilog與硬件電路對(duì)應(yīng)起來(lái)SystemVerilogandSystemC:面向SOC4.Verilog的用途Verilog的主要運(yùn)用包括：ASIC和FPGA工程師編寫(xiě)可綜合的RTL代碼高籠統(tǒng)級(jí)系統(tǒng)仿真進(jìn)展系統(tǒng)構(gòu)造開(kāi)發(fā)測(cè)試工程師用于編寫(xiě)各種層次的測(cè)試程序用于ASIC和FPGA單元或更高層次的模塊的模型開(kāi)發(fā)1.數(shù)字IC設(shè)計(jì)層次與verilog描畫(huà)抽象層次時(shí)序單位基本單元電路的功能描述系統(tǒng)級(jí)數(shù)據(jù)處理進(jìn)程及通信自然語(yǔ)言描述或者相互通信的進(jìn)程算法級(jí)運(yùn)算步運(yùn)算的控制行為有限狀態(tài)機(jī)、數(shù)據(jù)流圖、控制流圖寄存器變換級(jí)(RTL)時(shí)鐘周期寄存器、運(yùn)算、變換布爾方程、二元決策圖、有限狀態(tài)機(jī)邏輯門(mén)級(jí)延時(shí)邏輯門(mén)、器件（晶體管）原理圖電路級(jí)物理時(shí)間晶體管、R,L,C等電壓、電流的微分方程物理（版圖）級(jí)幾何圖形前端后端1.2構(gòu)造化設(shè)計(jì)方法Verilog既是一種行為描畫(huà)的言語(yǔ)也是一種構(gòu)造描畫(huà)言語(yǔ)。Verilog模型可以是實(shí)踐電路的不同層次的籠統(tǒng)，普通分為四個(gè)籠統(tǒng)級(jí)：系統(tǒng)闡明/行為級(jí)-設(shè)計(jì)文檔/算術(shù)描畫(huà)RTL/功能級(jí)-Verilog門(mén)級(jí)/構(gòu)造級(jí)-Verilog幅員/物理級(jí)-幾何圖形行為綜合綜合前仿真邏輯綜合綜合后仿真幅員Verilog設(shè)計(jì)在籠統(tǒng)級(jí)上需求進(jìn)展折衷系統(tǒng)闡明/行為級(jí)-設(shè)計(jì)文檔/算術(shù)描畫(huà)RTL/功能級(jí)-Verilog門(mén)級(jí)/構(gòu)造級(jí)-Verilog幅員/物理級(jí)-幾何圖形詳細(xì)程度低高輸入/仿真速度高低一個(gè)設(shè)計(jì)可以用任何層次來(lái)表示，當(dāng)設(shè)計(jì)從上而下進(jìn)展時(shí)，該設(shè)計(jì)就逐漸接近物理實(shí)現(xiàn)，在表示上就更少了一些籠統(tǒng)。但一個(gè)設(shè)計(jì)所需的細(xì)節(jié)會(huì)隨著它在層次中的下降而添加。細(xì)節(jié)不充分會(huì)呵斥不準(zhǔn)確的結(jié)果，過(guò)多的細(xì)節(jié)那么會(huì)使該層次的設(shè)計(jì)復(fù)雜。Verilog可以在3個(gè)籠統(tǒng)級(jí)上建模n+n+SGD+幅員級(jí)電路級(jí)邏輯門(mén)級(jí)RTL級(jí)系統(tǒng)級(jí)和算法級(jí)行為描畫(huà)(Behavior)數(shù)據(jù)流描畫(huà)(DataFlow)構(gòu)造描畫(huà)〔Structure)混合描畫(huà)||++行為級(jí)用功能塊之間的數(shù)據(jù)流對(duì)系統(tǒng)進(jìn)展描畫(huà)在需求時(shí)在函數(shù)塊之間進(jìn)展調(diào)度賦值。RTL級(jí)/功能級(jí)用功能塊內(nèi)部或功能塊之間的數(shù)據(jù)流和控制信號(hào)描畫(huà)系統(tǒng)基于一個(gè)已定義的時(shí)鐘的周期來(lái)定義系統(tǒng)模型構(gòu)造級(jí)/門(mén)級(jí)用根本單元(primitive)或低層元件(component)的銜接來(lái)描畫(huà)系統(tǒng)以得到更高的準(zhǔn)確性，特別是時(shí)序方面。在綜合時(shí)用特定工藝和低層元件將RTL描畫(huà)映射到門(mén)級(jí)網(wǎng)表籠統(tǒng)級(jí)(LevelsofAbstraction)描畫(huà)選取設(shè)計(jì)工程師在不同的設(shè)計(jì)階段采用不同的籠統(tǒng)級(jí)首先在行為級(jí)描畫(huà)各功能塊，以降低描畫(huà)難度，提高仿真速度。在綜合前將各功能模塊進(jìn)展RTL級(jí)描畫(huà)。用于綜合的庫(kù)中的大多數(shù)單元采用構(gòu)造級(jí)描畫(huà)。在本教程中的構(gòu)造級(jí)描畫(huà)部分將對(duì)構(gòu)造級(jí)(門(mén)級(jí))描畫(huà)進(jìn)展更詳細(xì)的闡明。Verilog還有一定的晶體管級(jí)描畫(huà)才干及算法級(jí)描畫(huà)才干2.自頂向下〔Top-Down)的構(gòu)造化設(shè)計(jì)方法一個(gè)系統(tǒng)由總設(shè)計(jì)師先進(jìn)展系統(tǒng)描畫(huà)，將系統(tǒng)劃分為假設(shè)干模塊，編寫(xiě)模塊模型(普通為行為級(jí))，仿真驗(yàn)證后，再把這些模塊分配給下一層的設(shè)計(jì)師，由他們完成模塊的詳細(xì)設(shè)計(jì)，而總設(shè)計(jì)師擔(dān)任各模塊的接口定義頂層模塊子模塊1子模塊2子模塊3根本單元根本單元根本單元根本單元根本單元根本單元(1).相對(duì)獨(dú)立、功能單一的模塊構(gòu)造構(gòu)造化設(shè)計(jì)的根本思想是將系統(tǒng)設(shè)計(jì)成由多個(gè)相對(duì)獨(dú)立、功能單一的模塊組成的構(gòu)造。由于模塊之間相對(duì)獨(dú)立，每一模塊就可以單獨(dú)地被了解、編寫(xiě)、測(cè)試、排錯(cuò)和修正，從而可以有效防止錯(cuò)誤在模塊之間的分散，提高系統(tǒng)的質(zhì)量。(2).“塊內(nèi)聯(lián)絡(luò)大，塊間聯(lián)絡(luò)小〞的模塊性能規(guī)范模塊內(nèi)部聯(lián)絡(luò)要大，模塊之間聯(lián)絡(luò)要小，這是構(gòu)造化設(shè)計(jì)中衡量模塊相對(duì)獨(dú)立性能的規(guī)范?，F(xiàn)實(shí)上，塊內(nèi)聯(lián)絡(luò)和塊間聯(lián)絡(luò)是同一個(gè)事物的兩個(gè)方面。假設(shè)把聯(lián)絡(luò)親密的成分組織在同一模塊中，塊內(nèi)系統(tǒng)高了，塊間聯(lián)絡(luò)自然就少了。(3).采用模塊構(gòu)造圖的描畫(huà)方式構(gòu)造化設(shè)計(jì)方法運(yùn)用的描畫(huà)方式是模塊構(gòu)造圖，即以圖形的方式來(lái)表達(dá)。構(gòu)造化設(shè)計(jì)方法特點(diǎn):(1)分割后最底層的邏輯塊應(yīng)適宜用邏輯言語(yǔ)進(jìn)展表達(dá)。假設(shè)利用邏輯圖作最底層模塊輸入方法，需求分解到門(mén)，觸發(fā)器和宏模塊一級(jí)；用HDL行為描畫(huà)言語(yǔ)那么可以分解到算法一級(jí)。(2)思索共享模塊。在設(shè)計(jì)中，往往會(huì)出現(xiàn)一些功能類(lèi)似的邏輯模塊，類(lèi)似的功能應(yīng)該設(shè)計(jì)成共享的根本模塊，象子程序一樣由高層邏輯塊調(diào)用。這樣可以減少需求設(shè)計(jì)的模塊數(shù)目、改善設(shè)計(jì)的構(gòu)造化特性。(3)接口信號(hào)線最少。復(fù)雜的接口信號(hào)容易引起設(shè)計(jì)錯(cuò)誤，并且給布線帶來(lái)困難。以交互信號(hào)的最少的地方為邊境劃分模塊，用最少的信號(hào)線進(jìn)展信號(hào)和數(shù)據(jù)的交換為最正確的方法。模塊劃分原那么:(4)構(gòu)造均稱(chēng)。同層次的模塊之間，在資源和I／O分配上，不出現(xiàn)懸殊的差別，沒(méi)有明顯的構(gòu)造和性能上的瓶頸。(5)通用性好，易于移植。模塊的劃分和設(shè)計(jì)應(yīng)滿(mǎn)足通用性要求，模塊設(shè)計(jì)應(yīng)思索移植的問(wèn)題。一個(gè)好的設(shè)計(jì)模型塊應(yīng)該可以在其它設(shè)計(jì)中運(yùn)用，并且容易晉級(jí)和移植；另外，在設(shè)計(jì)中應(yīng)盡能夠防止運(yùn)用與器件有關(guān)的特性，即設(shè)計(jì)具有可移植性。1.3Verilog建模如今我們將層次建模的概念和verilog聯(lián)絡(luò)起來(lái)。verilog運(yùn)用模塊(module)的概念來(lái)代表一個(gè)根本的功能塊。模塊經(jīng)過(guò)接口(輸入和輸出)被高層的模塊調(diào)用，但隱藏了內(nèi)部的實(shí)現(xiàn)細(xì)節(jié)。這樣就使得設(shè)計(jì)者可以方便地對(duì)某個(gè)模塊進(jìn)展修正，而不影響設(shè)計(jì)的其他部分。線。線是器件管腳之間的物理連線；Verilog中用變量wire器件。等同于模塊的概念。Verilog中用moduleVerilogHDL的建模實(shí)踐上就是如何運(yùn)用HDL言語(yǔ)對(duì)數(shù)字電路的兩種根本要素的特性及相互之間的關(guān)系進(jìn)展描畫(huà)的過(guò)程。在數(shù)字電路設(shè)計(jì)中，數(shù)字電路可簡(jiǎn)單歸納為兩種要素：線和器件。verilog中，模塊聲明由關(guān)鍵字module開(kāi)場(chǎng)，關(guān)鍵字endmoduIe那么必需出如今模塊定義的結(jié)尾。每個(gè)模塊必需具有一個(gè)模塊名，由它獨(dú)一地標(biāo)識(shí)這個(gè)模塊。模塊的端口列表那么描畫(huà)這個(gè)模塊的輸入和輸出端口。Module<模塊名>(模塊端口列表〕…………..＜模塊內(nèi)容＞…………….endmoduIe簡(jiǎn)單的例子〔數(shù)據(jù)流方式〕 moduleHalfAdder(A,B,Sum,Carry);inputA,B;outputSum,Carry;assign#2Sum=A^B;assign#5Carry=A&B;endmoduleModule定義了一個(gè)模塊或一個(gè)器件，對(duì)模塊的描畫(huà)是恣意的，可以是行為描畫(huà)、數(shù)據(jù)流描畫(huà)或構(gòu)造描畫(huà)頂層模塊子模塊1子模塊2子模塊3根本單元根本單元根本單元根本單元根本單元根本單元moduletop(A,B,,C,D,…);Second_1(……);Second_2(……);Second_3(……);endmodulemodulesecond_1(…);Third_1(……);Third_2(……);endmodulemodulesecond_2(…);Third_3(……);Third_4(……);endmodulemodulesecond_3(…);Third_5(……);Third_6(……);endmodulemoduleThird_1(…);…………..endmodulemoduleThird_2(…);…………..endmodulemoduleThird_3(…);…………..endmodulemoduleThird_4(…);…………..endmodulemoduleThird_5(…);…………..endmodulemoduleThird_6(…);…………..endmodule例設(shè)計(jì)一個(gè)4位二進(jìn)制脈動(dòng)進(jìn)位計(jì)數(shù)器T’觸發(fā)器tff0qT’觸發(fā)器tff1qT’觸發(fā)器tff2qT’觸發(fā)器tff2qq0q1q2q3clockresetD觸發(fā)器D_FFqclockdresetqT’觸發(fā)器4位二進(jìn)制脈動(dòng)進(jìn)位計(jì)數(shù)器由4個(gè)T‘觸發(fā)器構(gòu)成，而很一個(gè)T’觸發(fā)器可由一個(gè)D觸發(fā)器和一個(gè)非門(mén)構(gòu)成脈動(dòng)進(jìn)位計(jì)數(shù)器T’觸發(fā)器tff0T’觸發(fā)器tff1T’觸發(fā)器tff2T’觸發(fā)器tff3D_FF非門(mén)D_FF非門(mén)D_FF非門(mén)D_FF非門(mén)moduleripple_carry_counter(q,clk,reset);

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