計(jì)算機(jī)組成原理部分

計(jì)算機(jī)組成原理部分

北航計(jì)算機(jī)學(xué)院劉旭東

第一部分：總論

.計(jì)算機(jī)組成與結(jié)構(gòu)總結(jié)

1.計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)

2.計(jì)算機(jī)基本組成

3.計(jì)算機(jī)基本結(jié)構(gòu)

L1計(jì)算機(jī)系統(tǒng)

?:?硬件（Hardware）

?計(jì)算機(jī)的實(shí)體部分，可以實(shí)現(xiàn)計(jì)算機(jī)最基本的操作行為。

?:?軟件（Software）

?使計(jì)算機(jī)實(shí)現(xiàn)各種功能的程序集合。包括系統(tǒng)軟件、應(yīng)用軟件兩大類。

L2計(jì)算機(jī)系統(tǒng)層次結(jié)構(gòu)

?:?計(jì)算機(jī)的層次結(jié)構(gòu)的演變

^include<stdio.h>

Main。

(

intNumber;

高級語言虛擬機(jī)器

piintf("InputaNumber");M3

scanf(&Number);

printf("TheNumberis%d\n^Number);（高級語言程序）

)

虛擬機(jī)器M2

匯編語言

（匯編語言程序）

B406

B2FF實(shí)際機(jī)器Ml

機(jī)器語言CD21

5A（機(jī)器語言程序）

L2計(jì)算機(jī)系統(tǒng)層次結(jié)構(gòu)

?:?三級層次結(jié)構(gòu)的計(jì)算機(jī)系統(tǒng)

虛擬機(jī)器ivc

第三級（高級語言程序）

匯編程序鏈接程序

虛擬機(jī)器M2

第二級MOVAH,6

MOVDL,OFFtL

（匯編語言程序）匯編鏈接

INT21H_

POPDX

匯編語言源程序機(jī)器語言機(jī)器語言

目標(biāo)程序可執(zhí)行程序

實(shí)際機(jī)器Ml

第一級機(jī)器語言程序直接在Ml上運(yùn)行

（機(jī)器語言程序）

L3計(jì)算機(jī)的基本組成

。運(yùn)算器：實(shí)現(xiàn)數(shù)據(jù)處理的部件

A完成最基本的算術(shù)邏輯運(yùn)算

>ALU(ArithmeticandLogicUnit)+RegistersH-DataPath

A運(yùn)算器與機(jī)器字長(字的概念)的關(guān)系

A性能指標(biāo)：MIPS

。簡單運(yùn)算器結(jié)構(gòu)圖

L3計(jì)算機(jī)的基本組成

?:?存儲(chǔ)器：實(shí)現(xiàn)數(shù)據(jù)存儲(chǔ)的部件

A保存程序和數(shù)據(jù)（二進(jìn)制信息）

A存儲(chǔ)單元:bit,Byte,Word

A地址的概念：每一個(gè)字節(jié)單元擁有一個(gè)唯一的地址（索弓I）

?存儲(chǔ)器的工作方式：讀、寫

?:?存儲(chǔ)器結(jié)構(gòu)簡圖

內(nèi)存

*存禽單元

地

地

址

地址總線址數(shù)據(jù)總線

寄

譯

存

碼

器

器

讀/寫命令

讀/寫控制電路

L3計(jì)算機(jī)的基本組成

?:?控制器：實(shí)現(xiàn)控制功能的部件

＞提供各部件工作所需的控制信號，控制計(jì)算機(jī)其他部件協(xié)同工作

A指令部件(InstructionRegister,InstructionDecoder)

A指令順序控制(ProgramCounter)

A時(shí)序邏輯部件(Clock,Timer,SequencingLogic)

A控制信號生成部件(ControlSignalGeneratororControlMemory)

?:?控制器結(jié)構(gòu)簡圖

L3計(jì)算機(jī)的基本組成

?:?輸入輸出：實(shí)現(xiàn)數(shù)據(jù)交換的部件

A實(shí)現(xiàn)計(jì)算機(jī)內(nèi)部與外界（其他系統(tǒng)或人類）的信息交換

A實(shí)現(xiàn)數(shù)據(jù)交換的設(shè)備：輸入設(shè)備、輸出設(shè)備

?接口標(biāo)準(zhǔn)與接口部件

。計(jì)算機(jī)整體結(jié)構(gòu)簡圖

L3機(jī)器結(jié)構(gòu)簡化圖

機(jī)器結(jié)構(gòu)簡化圖

冷累加器

ALB算術(shù)邏輯運(yùn)算單元

AB緩沖器

GR通用寄存器

IR指令寄存器

ID指令譯碼器

PS程序計(jì)數(shù)器

MXB地址寄存器

煙數(shù)據(jù)寄存器

第二部分存儲(chǔ)系統(tǒng)

一.主存儲(chǔ)器的組成與工作原理

二.高速緩沖存儲(chǔ)器的結(jié)構(gòu)與工作原理

三.磁表面存儲(chǔ)器

存儲(chǔ)器的層次結(jié)構(gòu)

二級存儲(chǔ)系統(tǒng)指：高速緩沖存儲(chǔ)器（Cache）+主存儲(chǔ)器

L1存儲(chǔ)單元電路

?:.SRAM存儲(chǔ)單元電路（六管單元電路）

T1,T2：工作管；

T3,T4：負(fù)載管；

T5,T6：門控管；

穩(wěn)定狀態(tài)：T1截止，T2導(dǎo)通，表示1

T2截止，T1導(dǎo)通，表示0

保持狀態(tài)：字選線低電平，T5和T6截止

,內(nèi)部保持穩(wěn)定狀態(tài)。

讀出：字選線高電平，T5和T6導(dǎo)通，D線讀出內(nèi)部電平（狀態(tài)）。

寫1：D線高電平，"5■線低電平，字選線高電平，T5和T6導(dǎo)通，T1截止,

T2導(dǎo)通，寫入1。

寫0：D線低電平，6■線高電平，字選線高電平，T5和T6導(dǎo)通，T2截止,

T1導(dǎo)通，寫入0。

L1存儲(chǔ)單元電路

?:.DRAM存儲(chǔ)單元電路（單管單元電路）

>Cs電容vvCd電容

>C上有電荷表示1,無電荷表示‘0'

>保持狀態(tài)：字選線低電平，T截止，

內(nèi)部保持穩(wěn)定狀態(tài)。但電容有漏電流

,狀態(tài)不能長久保持，需要不斷刷

新（再生）。

讀出時(shí)：D線預(yù)充電到Vpre=2.5V,字選線高電平，T導(dǎo)通，若單元電路保

存信息是1,Vcs=3.5V,電流方向從單元電路內(nèi)部向外；若單元電路

保存信息是0,Vcs=0.0V,電流方向從外向單元電路內(nèi)部；因此，根

據(jù)數(shù)據(jù)線上電流的方向可判斷單元電路保存的是1還是0。

讀出過程實(shí)際上是Cs與Cd上的電荷重新分配的過程，也是Cs與Cd上

的電壓重新調(diào)整的過程。Cd上的電壓，即是D線上的電壓。

寫入時(shí)：D線加高電平（1）或低電平（0）,對C充電或放電。

L1存儲(chǔ)單元電路

?:PRAM存儲(chǔ)單元的刷新

怖選線D1.由于讀出過程D線電壓變化量較小，需要對

變化量進(jìn)行放大才能得到有效的數(shù)據(jù)，所以

單管存儲(chǔ)單元電路中D線上必須增加傳感放

大器（SenseAmplifier）。

1.（在沒有傳感放大器時(shí)）讀出操作是一種破壞性操作，讀1時(shí)，Cs在放

電；讀。時(shí)，Cs在充電；所以讀出操作后，原保存在Cs上的數(shù)據(jù)（電荷

）被破壞，應(yīng)該立即進(jìn)行恢復(fù)（重寫或刷新）。

2.在保持狀態(tài)下，T管截止，Cs與外部隔開，但Cs兩級間存在漏電流，

所以，Cs上的電荷也會(huì)出現(xiàn)變化，必須在一個(gè)時(shí)間內(nèi)重寫數(shù)據(jù)，這個(gè)

時(shí)間稱為單元電路的刷新周期，一般為4ms、8mso

2.刷新由傳感放大器在讀出過程中同時(shí)完成。在D線上增加了傳感放大器

后讀過程實(shí)際上就是一次刷新過程。事實(shí)上，DRAM的刷新就是通過這

樣的讀操作來實(shí)現(xiàn)的。

L1存儲(chǔ)單元電路

?:.DRAM單管單元電路

L2存儲(chǔ)芯片邏輯

?3二維地址結(jié)構(gòu)（SRAM）:4096*4：4096個(gè)字，每個(gè)字4位。

Wo□nn

0128X128存儲(chǔ)單元矩陣

XW1

2行地址數(shù)與列地址數(shù)不等

譯

3

碼W2

列

地

址

A7A8A9AOA

L2存儲(chǔ)芯片邏輯

4096*4：4096個(gè)字，每個(gè)字4位。

-------I-------1^^^―1

預(yù)充電預(yù)充電預(yù)充電預(yù)充電預(yù)充電預(yù)充電-------------預(yù)充電

W

64X256存儲(chǔ)單元矩陣

W

X行地址數(shù)與列地址數(shù)相等

譯W

碼

Sense

Amp

H片

D

O列

D?

D

D地

Y址

A

L2存儲(chǔ)芯片邏輯

?:.DRAM4M*4DRAM芯片結(jié)構(gòu)（內(nèi)部包含刷新電路）

?:?存儲(chǔ)器芯片結(jié)構(gòu)總結(jié)

ASRAM普遍采用全地址線方式，即芯片地址管腳安

排了內(nèi)部所需要的全部行地址和列地址。芯片采用片

選信號CS。

ADRAM為壓縮芯片面積，減少管腳數(shù)目，普遍采用

地址線復(fù)用方式，即芯片地址管腳只安排內(nèi)部所需要

的地址的一半，行地址線與列地址線復(fù)用，內(nèi)部設(shè)置

行地址和列地址鎖存器，分時(shí)輸入行地址和列地址。

采用行選信號RAS和列選信號CAS分別控制行地址

和列地址的輸入，RAS同時(shí)作為芯片的片選信號。

L3存儲(chǔ)器芯片的擴(kuò)展

。位擴(kuò)展

?存儲(chǔ)器芯片提供的字空間滿足整個(gè)存儲(chǔ)空間的字空

間要求，但存儲(chǔ)器芯片的位空間不能滿足要求。

A基本思路：

■確定每個(gè)芯片的地址管腳數(shù)、數(shù)據(jù)管腳數(shù)。

-整人存儲(chǔ)空間與存儲(chǔ)芯片的地址空間一致，所以所需的地址總

線也一樣。單數(shù)據(jù)總線數(shù)量不一樣。

?計(jì)算所需存儲(chǔ)器芯片的數(shù)量，確定每個(gè)存儲(chǔ)器芯片在整個(gè)存儲(chǔ)

空間中的地址空間范圍、位空間范圍。

■所有芯片的地址管腳全部連接到地址總線對應(yīng)的地址線上。

■同一字空間的存儲(chǔ)芯片CS信號連在一起。

■不同位空間的數(shù)據(jù)線連接到對應(yīng)的數(shù)據(jù)總線上。

-所有芯片的CS邏輯連接在一起。

?統(tǒng)一讀寫控制。

L3存儲(chǔ)器芯片的擴(kuò)展

L3存儲(chǔ)器芯片的擴(kuò)展

?:?字?jǐn)U展

?存儲(chǔ)器芯片提供的字空間不能滿足整個(gè)存儲(chǔ)空間的

字空間要求，但存儲(chǔ)器芯片的位空間滿足要求。

A基本思路：

■確定每個(gè)芯片的地址管腳數(shù)、數(shù)據(jù)管腳數(shù)。

■確定整個(gè)存儲(chǔ)空間所需的地址總線和數(shù)據(jù)總線的數(shù)量。

■計(jì)算所需存儲(chǔ)器芯片的數(shù)量，確定每個(gè)存儲(chǔ)器芯片在整個(gè)存儲(chǔ)

空間中的地址空間范圍、位空間范圍。

■所有芯片的地址管腳全部連接到地址總線對應(yīng)的地址線上。

■同一字空間的存儲(chǔ)芯片CS信號連在一起。

■同一位空間的數(shù)據(jù)線連在一起，并連接到對應(yīng)的數(shù)據(jù)總線上。

■根據(jù)每個(gè)存儲(chǔ)器芯片的地址空間范圍設(shè)計(jì)存儲(chǔ)器芯片所需要的

片選信號邏輯，CS邏輯電路的輸入一定是地址總線中沒有連接

到芯片的地址管腳上的哪部分地址線。

'統(tǒng)一讀寫控制。

L3存儲(chǔ)器芯片的擴(kuò)展

?:?牧ij：1KX8SRAM存儲(chǔ)芯片構(gòu)成4Kx8的存儲(chǔ)器

L3存儲(chǔ)器芯片的擴(kuò)展

?:?混合擴(kuò)展

?存儲(chǔ)器芯片提供的字空間不能滿足整個(gè)存儲(chǔ)空間的

字空間要求，位空間也不能滿足要求。

A基本思路：

■確定每個(gè)芯片的地址管腳數(shù)、數(shù)據(jù)管腳數(shù)。

■確定整個(gè)存儲(chǔ)空間所需的地址總線和數(shù)據(jù)總線的數(shù)量。

■計(jì)算所需存儲(chǔ)器芯片的數(shù)量，確定每個(gè)存儲(chǔ)器芯片在整個(gè)存儲(chǔ)

空間中的地址空間范圍、位空間范圍。

■所有芯片的地址管腳全部連接到地址總線對應(yīng)的地址線上。

■同一字空間的存儲(chǔ)芯片CS信號連在一起。

■同一位空間的數(shù)據(jù)線連在一起，并連接到對應(yīng)的數(shù)據(jù)總線上。

■根據(jù)每個(gè)存儲(chǔ)器芯片的地址空間范圍設(shè)計(jì)存儲(chǔ)器芯片所需要的

片選信號邏輯，CS邏輯電路的輸入一定是地址總線中沒有連接

到芯片的地址管腳上的哪部分地址線。

'統(tǒng)一讀寫控制。

L3存儲(chǔ)器芯片的擴(kuò)展

?:?例：1Kx4SRAM存儲(chǔ)芯片構(gòu)成16Kx8的存儲(chǔ)器

D0-DSD4-D7

11L

A0-A9

1KY4~~1KY4

cscswk

csor丫

CS1j

A10譯J

All

碼*

Al2*

器1KX41KX4

Al3

CS15csWE.cswk

VY

WE

I1KY41KY4

csWEcsWE

Y1_y丫

L3存儲(chǔ)器芯片的擴(kuò)展

?:.DRAM擴(kuò)展的特殊性

ADRAM芯片地址的特殊性問題：行地址與列地址復(fù)用，行地址

與列地址的定時(shí)與選通問題。CPU（或總線）提供的是完全的

地址，如何將全部地址分成行地址和列地址？如何產(chǎn)生行選通

信號RAS和歹I」選通信號CAS?

ADRAM芯片的片選問題：行地址選通信號RAS作為片選信號。

ADRAM芯片擴(kuò)展是刷新的句題必須：刷新由誰來完成，誰提供

刷新地址，刷新的控制，刷新的定時(shí)，刷新與CPU訪問內(nèi)存時(shí)

的沖突策略等問題。

?:?解決的辦法

A在CPU與存儲(chǔ)器之間設(shè)計(jì)專用的DRAM存儲(chǔ)器控制電路，完成

刷新控制、刷新定時(shí)、地址劃分與選通信號的產(chǎn)生與定時(shí)等。

＞由DRAM芯片控制器來實(shí)現(xiàn)上述定時(shí)、控制與刷新等操作。

L3存儲(chǔ)器芯片的擴(kuò)展

ODRAM控帶U器

Refresh

CounterAdd

MUX

Add

DRAM

CPU

定

Refresh仲RAS

時(shí)

Timing裁CAS

電

電WE

路

WE路

A

DRAMControlerData

Data

MBR

L3存儲(chǔ)器芯片的擴(kuò)展

?:.DRAM存儲(chǔ)芯片的擴(kuò)展

ADRAM芯片：41256A8（256KX8）芯片4個(gè)，組成

1MByte存儲(chǔ)器，同時(shí)要提供16位字訪問方式和8位

字節(jié)方式方式。存儲(chǔ)器按字節(jié)編址。

ADRAM控制器：Intel82co8,18位地址多路復(fù)用到

256K存儲(chǔ)器件的9個(gè)地址，它可控制兩人存儲(chǔ)體（

BS信號決定），所以可以實(shí)現(xiàn)512K個(gè)地址空間。

?按字節(jié)訪問時(shí)最低位地址A0有意義，按16位字訪問

時(shí)，最低位地址A0沒有意義。

>CPU（或總線）提供BHE信號，表明是字節(jié)訪問方

式還是16位字訪問方式。

L3存儲(chǔ)器芯片的擴(kuò)展

L4DF2的刷新

?:PRAM的刷新相關(guān)問題

?刷新操作：讀操作；

A按行刷新、所有芯片同時(shí)進(jìn)行；

?刷新操作與CPU訪問內(nèi)存分開進(jìn)行；

?刷新周期：2ms,4ms,6ms,16ms；

A刷新地址，刷新地址計(jì)數(shù)器

■41256A8(256KX8)

■256K=，8,所以刷新地址是9位(二進(jìn)制)，刷

新地址計(jì)數(shù)器是9位計(jì)數(shù)器。

L4DF2的刷新

?:.DRAM的刷新方式

A集中刷新：將刷新周期分成兩部分，在一個(gè)時(shí)間段內(nèi)刷

新存儲(chǔ)器所有行，此時(shí)CPU停止訪問內(nèi)存，另一個(gè)時(shí)間段

CPU訪問內(nèi)存，刷新電路不工作。

?分散隱含刷新：CF6刷新電路交替訪問內(nèi)存，一個(gè)存儲(chǔ)

周期刷新監(jiān)"，下一個(gè)存儲(chǔ)周期刷新另一行，直至最后“亍

后，又開始刷新第1行。同田亍兩次被刷新的時(shí)間間隔可能

小于存儲(chǔ)芯片的刷新周期。

?分布式刷新：保證在一個(gè)刷新周期內(nèi)將存儲(chǔ)芯片內(nèi)的所有

行刷新一遍，可能等時(shí)間間距，也可能不等。

L4DF2的刷新

。刷新方式

集中式刷新周期

cpucpucpucpucpu刷新刷新刷新最

訪內(nèi)訪內(nèi)訪內(nèi)訪內(nèi)訪內(nèi)第行第布后1行

?-----------—分散式刷新周期-------—---------------?

cpu刷新cpu刷新cpu刷新cpu刷新最

—

訪內(nèi)第1行訪內(nèi)第布訪內(nèi)第衍訪內(nèi)后1行

異步（分布）式刷新周期

cpucpu刷新cpucpucpu刷新CPU刷新最

訪內(nèi)訪內(nèi)第1行訪內(nèi)訪內(nèi)訪內(nèi)第布訪內(nèi)后行

一.主存儲(chǔ)器的組成與工作原理

二.高速緩沖存儲(chǔ)器的結(jié)構(gòu)與工作原理

三.磁表面存儲(chǔ)器

21高速緩沖存儲(chǔ)器CACHE）的結(jié)構(gòu)_____________________

?:.Cache產(chǎn)生的前提

A單級存儲(chǔ)系統(tǒng)中，主存的存儲(chǔ)速度與CPU的速度不匹配，造成CPU

資源的浪費(fèi)；

?程序運(yùn)行時(shí)訪問內(nèi)存在一定的時(shí)間內(nèi)存在明顯的局部性；

A存在比主存普遍采用的DRAM速度更快的存儲(chǔ)單元電路；

A在CPU與內(nèi)存之訶設(shè)置一個(gè)高速的容量相對小的存儲(chǔ)機(jī)構(gòu)，把

CPU正在執(zhí)行的指令或數(shù)據(jù)附近一部分主存內(nèi)容取來保存在這個(gè)存

儲(chǔ)機(jī)構(gòu)中，供CPU使用。在一段時(shí)間內(nèi)CPU可以減少訪問內(nèi)存的

頻度，提高運(yùn)行效率。這個(gè)存儲(chǔ)機(jī)構(gòu)就是高速緩沖存儲(chǔ)器（

CACHE）o

21高速緩沖存儲(chǔ)器CACHE）的結(jié)構(gòu)

?:.Cache要解決的問題

?提供快速訪問的能力；

?具有存取數(shù)據(jù)的能力和與主存交換數(shù)據(jù)的能力；

A由于CPU總是以主存地址訪問存儲(chǔ)器，所以CACHE應(yīng)

具備判斷CPU當(dāng)前要訪問的內(nèi)容是否在CACHE中的能

力，并具有將主存地址轉(zhuǎn)換成CACHE地址的能力，或者

具有根據(jù)主存地址在CXW訪問到相應(yīng)數(shù)據(jù)單元的能

力。

＞具備在CACHE容量不夠的前提下替換CACHE中的內(nèi)

容的決策機(jī)制。

21高速緩沖存儲(chǔ)器CACHE）的結(jié)構(gòu)

?:.Cache的基本結(jié)構(gòu)

A存儲(chǔ)機(jī)構(gòu)：保存數(shù)據(jù)，存取數(shù)據(jù)，一般采用SF班構(gòu)成。以Block（

若干字）為單位；

A地址機(jī)構(gòu)：地址比較機(jī)制，地址轉(zhuǎn)換機(jī)制，地址標(biāo)示（Ta④,一

個(gè)Bloc艱有一個(gè)Tag實(shí)際上可以是一個(gè)寄存器）；

A替換機(jī)制：記錄Blocl的使用情況，替換策-略-；----、

Block—:Block

BlockJ

Main

Block

Memory

Block

>Block

Cache的基本結(jié)構(gòu)

21高速緩沖存儲(chǔ)器CACHE）的原理

?:.Cache的有關(guān)術(shù)語

?數(shù)據(jù)塊（Block）：CACHE與主存的基本劃分單位，也

是主存與CACHE一次交換數(shù)據(jù)的最小單位，由多個(gè)字

節(jié)（字）組成。

A標(biāo)記（Tag）：地址標(biāo)記，CACHE每一Block有一個(gè)唯

一的標(biāo)記，用來記錄該Block對應(yīng)的在主存中副本的地

址信息，主要用于地址比較和地址映射。

A組（Set）：若干塊（Block）構(gòu)成一個(gè)組，地址比較一般能在

組內(nèi)各塊間同時(shí)進(jìn)行。

A路（Way）：Cachet目關(guān)聯(lián)的等級，每一路具有獨(dú)立的地

址比較機(jī)構(gòu)，各路地址比較能同時(shí)進(jìn)行（一般與組結(jié)合

），路數(shù)等于一組內(nèi)的塊數(shù)。

21高速緩沖存儲(chǔ)器CACHE）的原理

組1

組2

組3

組n

路1路4

4路組相連Cache的基本結(jié)構(gòu)

22CAM勺工作原理

?:.Cache的讀操作

23主存之間的映射

?:?全相聯(lián)映射(AssociativeMapping)

A主存分為若干Block,Cache按同樣大小分成若干Block,Cache中的

Block數(shù)目顯然比主存的Block數(shù)少得多。

A主存中的某一Block可以映射到Cache中的任意一Blcok。

23主存之間的映射

*全相聯(lián)映射的地平

>主存的地址格式：BlockNumberOflfeet

ACache的Tag內(nèi)容：主存中與該Cache數(shù)據(jù)塊對應(yīng)的數(shù)據(jù)塊的塊地址。

。全相聯(lián)映射舉例

A主存：16MBytes

>Cache：64KBytes

>Block：8Bytes

?:?解答

A主存共分為：2MBlocks

A主存地址：24為，其中高21位為塊地址，低3位為塊內(nèi)地址（塊內(nèi)偏移）

ACache共分為：8KBlocks

ACache的Tag應(yīng)該為21位。

23CAOE^主存之間的映射

MemoryAddress

BlockNumberOffsetCACHE

TagData

全

相>BlockO

聯(lián)

映

射

的—

^Blockl

Cache▼▼▼▼

組比較

織

Hit

—

Blockn-1

23主存之間的映射

?:?組相聯(lián)映射(SetAssociativeMapping)

?映射關(guān)系：Cache分成K組，每組分成L塊；主存的塊J以下

列原則映射到Cache的組I中的任何一塊。

I=JmodK

A實(shí)際上主存與Cache都分成K組，主存每一組內(nèi)的塊數(shù)與Cache

一組內(nèi)的塊數(shù)不一致,主存組M內(nèi)的某一塊只能映射到Cache組M

內(nèi)，但可以是組M內(nèi)的任意一塊.

23主存之間的映射

?:?組相聯(lián)映射

A主存的地址格式:組內(nèi)塊地址組地址塊內(nèi)偏移

ACache的Tag內(nèi)容：主存中與該Cache數(shù)據(jù)塊對應(yīng)的數(shù)據(jù)塊的組內(nèi)塊地址。

。組相聯(lián)映射舉例

A主存：16MBytes

>Cache：64KBytes

>Block：8Bytes

>Set:2KSets

>Way:4Ways

?:.解答

A主存：2MBlocks,2KSets,1KBolcks/Set

>Cache:8KBlocks,2KSets,4Blocks/Set

A主存地址：24為，其中高10位為組內(nèi)塊地址，中間11位為組地址，低3位

為隹內(nèi)地址

ACache的Tag應(yīng)該為10位。

23主存之間的映射

MemoryAddress

Block#ofSetSet#OffsetCACHE

TagData

I______

Block0

組

相I_______

Block1

聯(lián)

1>Set0

映1

1

1

1

射1

的I______

BlockL

Cache—I

Block0

組-I

織Block1

----------A

1

1>Set1

比較1

1

1

1

H_______

HitBlockL

24CACW］其他問題

。替換策略:LRU5LFU5FIFO

?：?數(shù)據(jù)一致性問題：WriteBack,WriteThrough

兩層存儲(chǔ)結(jié)構(gòu)的存儲(chǔ)訪問時(shí)間：

H為Cach瑜中率

T1為Cache的訪問時(shí)間，T2為主存的訪問時(shí)間

則系統(tǒng)訪問時(shí)間Ts=T1XH+(1-H)X(T1+T2)

24CX施勺其他問題

?:?兩路組相聯(lián)Cached勺機(jī)構(gòu)

組內(nèi)塊地址組地址塊內(nèi)地址

有效位有效位

W1

組地

組地址