七段譯碼器實(shí)驗(yàn)報(bào)告

綜合實(shí)驗(yàn)一七段譯碼器班級(jí)——姓名——學(xué)號(hào)————一、實(shí)驗(yàn)?zāi)康挠肰HDL語(yǔ)言設(shè)計(jì)七段譯碼器二、實(shí)驗(yàn)內(nèi)容觀察七段數(shù)碼管的真值表，用VHDL語(yǔ)言設(shè)計(jì)七段譯碼器三、實(shí)驗(yàn)方法采用基于FPGA進(jìn)行數(shù)字邏輯電路設(shè)計(jì)的方法。采用的軟件工具是MaxplusⅡ軟件仿真平臺(tái)，采用的硬件平臺(tái)是AlteraEPF10K20TI144_4的FPGA實(shí)驗(yàn)箱。四、實(shí)驗(yàn)步驟1.輸入源代碼。打開(kāi)Maxplus，點(diǎn)擊File->Project->Name,新建工程名為“se7_decoder”，完成點(diǎn)擊OK。然后點(diǎn)擊File->New,選擇TextEditorfile,完成點(diǎn)擊OK。最后輸入七段譯碼器的VHDL源代碼并保存為當(dāng)前工程名。2.調(diào)試編譯。選擇芯片類型：點(diǎn)擊Assign->Device,選擇芯片類型為EPF10K20TI144-4，完成點(diǎn)擊OK。再點(diǎn)擊MAX+plusII下的Compiler，直到調(diào)試成功如圖:3.波形仿真。點(diǎn)擊MAX+plusII->waveformeditor->Node->EnternodesfromSNF->List->=>->OK，右擊各引腳，設(shè)置輸入信號(hào)值、周期和結(jié)束時(shí)間，點(diǎn)擊存盤(pán)，點(diǎn)擊MAX+plusII->Simulator完成波形仿真。4.時(shí)序分析。點(diǎn)擊MAX+plusII下的TimingAnalyzer，完成時(shí)序分析如圖所示:5.引腳鎖定。點(diǎn)擊Assign->Pin/Location/Chip，添加各引腳信息，再對(duì)文件重新編譯一次。6.編程下載。連接好計(jì)算機(jī)和實(shí)驗(yàn)箱，打開(kāi)電源。點(diǎn)擊MAX+plusII->Programer→Configure完成下載，驗(yàn)證。實(shí)驗(yàn)小結(jié)：總體來(lái)說(shuō)，這次實(shí)驗(yàn)完成的還算順利，初步了解了一點(diǎn)VHDL代碼的編寫(xiě)，好像這個(gè)代碼和真值表密切相關(guān)，把他們之間的對(duì)應(yīng)關(guān)系找出來(lái)就行了，其他不在范圍的要用強(qiáng)制規(guī)定一下，應(yīng)該是起排除干擾的作用吧，或者像Ｃ＋＋拋出異常也應(yīng)該可以。這樣思路是很清晰，但是過(guò)程有點(diǎn)繁瑣，不過(guò)初學(xué)者還是先做這個(gè)吧，呵呵。在波形仿真的時(shí)候遇到了一點(diǎn)小問(wèn)題，之前的波形和真值表始終對(duì)應(yīng)不上（雖說(shuō)仿真成功了），最初以為是延時(shí)造成的暫時(shí)性冒險(xiǎn)，后來(lái)發(fā)現(xiàn)哪段都對(duì)不上。改了好幾組輸入波形，都失敗了。后來(lái)點(diǎn)開(kāi)時(shí)序分析，才發(fā)現(xiàn)它們的延時(shí)是十幾納秒，和我設(shè)置的周期很接近。立馬調(diào)大輸入信號(hào)周期（改為了上百納秒），再進(jìn)行仿真，果然，問(wèn)題得以