數(shù)字電路復(fù)習(xí)課件

第1章數(shù)字電子技術(shù)基礎(chǔ)1.1數(shù)字電子技術(shù)基礎(chǔ)1.2數(shù)制與編碼1.3基本邏輯運(yùn)算

1.4邏輯函數(shù)與邏輯問題的描述退出1.2數(shù)制與編碼1.2.1數(shù)制1.2.2數(shù)制轉(zhuǎn)換1.2.3編碼退出2、二進(jìn)制數(shù)碼為：0、1；基數(shù)是2。運(yùn)算規(guī)律：逢二進(jìn)一，即：1＋1＝10。二進(jìn)制數(shù)的權(quán)展開式：如：(101.01)2＝1×22

＋0×21＋1×20＋0×2－1＋1×2－2

＝(5.25)10加法規(guī)則：0+0=0，0+1=1，1+0=1，1+1=10乘法規(guī)則：0.0=0，0.1=0，1.0=0，1.1=1運(yùn)算規(guī)則各數(shù)位的權(quán)是２的冪二進(jìn)制數(shù)只有0和1兩個(gè)數(shù)碼，它的每一位都可以用電子元件來實(shí)現(xiàn)，且運(yùn)算規(guī)則簡單，相應(yīng)的運(yùn)算電路也容易實(shí)現(xiàn)。數(shù)碼為：0～7；基數(shù)是8。運(yùn)算規(guī)律：逢八進(jìn)一，即：7＋1＝10。八進(jìn)制數(shù)的權(quán)展開式：如：(207.04)10＝2×82

＋0×81＋7×80＋0×8－1＋4×8－2＝(135.0625)103、八進(jìn)制4、十六進(jìn)制數(shù)碼為：0～9、A～F；基數(shù)是16。運(yùn)算規(guī)律：逢十六進(jìn)一，即：F＋1＝10。十六進(jìn)制數(shù)的權(quán)展開式：如：(D8.A)2＝13×161

＋8×160＋10×16－1＝(216.625)10各數(shù)位的權(quán)是8的冪各數(shù)位的權(quán)是16的冪結(jié)論①一般地，N進(jìn)制需要用到N個(gè)數(shù)碼，基數(shù)是N；運(yùn)算規(guī)律為逢N進(jìn)一。②如果一個(gè)N進(jìn)制數(shù)M包含ｎ位整數(shù)和ｍ位小數(shù)，即(an-1an-2…a1a0·a－1a－2…a－m)2則該數(shù)的權(quán)展開式為：(M)2

＝an-1×Nn-1

＋

an-2×Nn-2

＋…＋a1×N1＋

a0

×N0＋a－1×N-1＋a－2×N-2＋…＋a－m×N-m③由權(quán)展開式很容易將一個(gè)N進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)。1.2.2數(shù)制轉(zhuǎn)換（1）二進(jìn)制數(shù)轉(zhuǎn)換為八進(jìn)制數(shù)：將二進(jìn)制數(shù)由小數(shù)點(diǎn)開始，整數(shù)部分向左，小數(shù)部分向右，每3位分成一組，不夠3位補(bǔ)零，則每組二進(jìn)制數(shù)便是一位八進(jìn)制數(shù)。將N進(jìn)制數(shù)按權(quán)展開，即可以轉(zhuǎn)換為十進(jìn)制數(shù)。1、二進(jìn)制數(shù)與八進(jìn)制數(shù)的相互轉(zhuǎn)換1101010.01000＝(152.2)8（2）八進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)：將每位八進(jìn)制數(shù)用3位二進(jìn)制數(shù)表示。 =011

111100.010

110(374.26)82、二進(jìn)制數(shù)與十六進(jìn)制數(shù)的相互轉(zhuǎn)換111010100.0110000＝(1E8.6)16=1010

11110100.0111

0110(AF4.76)16二進(jìn)制數(shù)與十六進(jìn)制數(shù)的相互轉(zhuǎn)換，按照每4位二進(jìn)制數(shù)對應(yīng)于一位十六進(jìn)制數(shù)進(jìn)行轉(zhuǎn)換。3、十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)采用的方法—基數(shù)連除、連乘法原理：將整數(shù)部分和小數(shù)部分分別進(jìn)行轉(zhuǎn)換。整數(shù)部分采用基數(shù)連除法，小數(shù)部分采用基數(shù)連乘法。轉(zhuǎn)換后再合并。整數(shù)部分采用基數(shù)連除法，先得到的余數(shù)為低位，后得到的余數(shù)為高位。小數(shù)部分采用基數(shù)連乘法，先得到的整數(shù)為高位，后得到的整數(shù)為低位。所以：(44.375)10＝(101100.011)2采用基數(shù)連除、連乘法，可將十進(jìn)制數(shù)轉(zhuǎn)換為任意的N進(jìn)制數(shù)。用一定位數(shù)的二進(jìn)制數(shù)來表示十進(jìn)制數(shù)碼、字母、符號等信息稱為編碼。用以表示十進(jìn)制數(shù)碼、字母、符號等信息的一定位數(shù)的二進(jìn)制數(shù)稱為代碼。1.2.3編碼數(shù)字系統(tǒng)只能識別0和1，怎樣才能表示更多的數(shù)碼、符號、字母呢？用編碼可以解決此問題。二-十進(jìn)制代碼：用4位二進(jìn)制數(shù)b3b2b1b0來表示十進(jìn)制數(shù)中的0~9十個(gè)數(shù)碼。簡稱BCD碼。

2421碼的權(quán)值依次為2、4、2、1；余3碼由8421碼加0011得到；格雷碼是一種循環(huán)碼，其特點(diǎn)是任何相鄰的兩個(gè)碼字，僅有一位代碼不同，其它位相同。用四位自然二進(jìn)制碼中的前十個(gè)碼字來表示十進(jìn)制數(shù)碼，因各位的權(quán)值依次為8、4、2、1，故稱8421BCD碼。1.3基本邏輯運(yùn)算1.3.1邏輯代數(shù)的基本概念1.3.2基本邏輯運(yùn)算退出事物往往存在兩種對立的狀態(tài)，在邏輯代數(shù)中可以抽象地表示為0和1，稱為邏輯0狀態(tài)和邏輯1狀態(tài)。邏輯代數(shù)是按一定的邏輯關(guān)系進(jìn)行運(yùn)算的代數(shù)，是分析和設(shè)計(jì)數(shù)字電路的數(shù)學(xué)工具。在邏輯代數(shù)，只有０和１兩種邏輯值，有與、或、非三種基本邏輯運(yùn)算，還有與或、與非、與或非、異或幾種導(dǎo)出邏輯運(yùn)算。

邏輯代數(shù)中的變量稱為邏輯變量，用大寫字母表示。邏輯變量的取值只有兩種，即邏輯0和邏輯1，0和1稱為邏輯常量，并不表示數(shù)量的大小，而是表示兩種對立的邏輯狀態(tài)。邏輯是指事物的因果關(guān)系，或者說條件和結(jié)果的關(guān)系，這些因果關(guān)系可以用邏輯運(yùn)算來表示，也就是用邏輯代數(shù)來描述。這種把所有可能的條件組合及其對應(yīng)結(jié)果一一列出來的表格叫做真值表。Ｙ＝ＡＢ真值表邏輯符號

1.4邏輯函數(shù)與邏輯問題的描述（1）邏輯表達(dá)式：由邏輯變量和與、或、非3種運(yùn)算符連接起來所構(gòu)成的式子。在邏輯表達(dá)式中，等式右邊的字母A、B、C、D等稱為輸入邏輯變量，等式左邊的字母L稱為輸出邏輯變量，字母上面沒有非運(yùn)算符的叫做原變量，有非運(yùn)算符的叫做反變量。（2）邏輯函數(shù)：如果對應(yīng)于輸入邏輯變量A、B、C、…的每一組確定值，輸出邏輯變量L就有唯一確定的值，則稱Y是A、B、C、…的邏輯函數(shù)。記為

注意：與普通代數(shù)不同的是，在邏輯代數(shù)中，不管是變量還是函數(shù)，其取值都只能是0或1，并且這里的0和1只表示兩種不同的狀態(tài)，沒有數(shù)量的含義。第二章邏輯門電路2.1二極管的開關(guān)特性2.2BJT的開關(guān)特性2.3基本邏輯門電路2.4TTL邏輯門電路退出

2.5CMOS邏輯門電路2.6正負(fù)邏輯問題5．74LS系列——為低功耗肖特基系列。6．74AS系列——為先進(jìn)肖特基系列，它是74S系列的后繼產(chǎn)品。7．74ALS系列——為先進(jìn)低功耗肖特基系列，是74LS系列的后繼產(chǎn)品。TTL集成邏輯門電路系列簡介1．74系列——為TTL集成電路的早期產(chǎn)品，屬中速TTL器件。2．74L系列——為低功耗TTL系列，又稱LTTL系列。3．74H系列——為高速TTL系列。4．74S系列——為肖特基TTL系列，進(jìn)一步提高了速度。使用集成電路時(shí)的注意事項(xiàng)（1）對于各種集成電路，使用時(shí)一定要在推薦的工作條件范圍內(nèi)，否則將導(dǎo)致性能下降或損壞器件。（2）數(shù)字集成電路中多余的輸入端在不改變邏輯關(guān)系的前提下可以并聯(lián)起來使用，也可根據(jù)邏輯關(guān)系的要求接地或接高電平。TTL電路多余的輸入端懸空表示輸入為高電平；但CMOS電路，多余的輸入端不允許懸空，否則電路將不能正常工作。（3）TTL電路和CMOS電路之間一般不能直接連接，而需利用接口電路進(jìn)行電平轉(zhuǎn)換或電流變換才可進(jìn)行連接，使前級器件的輸出電平及電流滿足后級器件對輸入電平及電流的要求，并不得對器件造成損害。

第三章

組合邏輯電路的分析與設(shè)計(jì)

組合電路：輸出僅由輸入決定，與電路當(dāng)前狀態(tài)無關(guān)；電路結(jié)構(gòu)中無反饋環(huán)路（無記憶）

3.1邏輯代數(shù)一、邏輯代數(shù)的基本公式二、邏輯代數(shù)的基本規(guī)則

對偶規(guī)則的基本內(nèi)容是：如果兩個(gè)邏輯函數(shù)表達(dá)式相等，那么它們的對偶式也一定相等?；竟街械墓絣和公式2就互為對偶式。1.代入規(guī)則

對于任何一個(gè)邏輯等式，以某個(gè)邏輯變量或邏輯函數(shù)同時(shí)取代等式兩端任何一個(gè)邏輯變量后，等式依然成立。

例如，在反演律中用BC去代替等式中的B，則新的等式仍成立：2.對偶規(guī)則

將一個(gè)邏輯函數(shù)L進(jìn)行下列變換：

·→＋，＋

→·

0→1，1→0

所得新函數(shù)表達(dá)式叫做L的對偶式，用表示。3

.反演規(guī)則

將一個(gè)邏輯函數(shù)L進(jìn)行下列變換：

·→＋，＋

→·

；

0→1，1→0；

原變量

→

反變量，

反變量

→

原變量。

所得新函數(shù)表達(dá)式叫做L的非函數(shù)，用表示。

在應(yīng)用反演規(guī)則求非函數(shù)時(shí)要注意以下兩點(diǎn)：（1）保持運(yùn)算的優(yōu)先順序不變，必要時(shí)加括號表明，如例3.1.3。（2）變換中，幾個(gè)變量（一個(gè)以上）的公共非號保持不變，如例3.1.4。利用反演規(guī)則，可以非常方便地求得一個(gè)函數(shù)的非函數(shù)

例3.1.3

求以下函數(shù)的非函數(shù)：解：例3.1.4

求以下函數(shù)的非函數(shù)：解：

3.2

邏輯函數(shù)的卡諾圖化簡法

一、

最小項(xiàng)的定義與性質(zhì)

最小項(xiàng)的定義

n個(gè)變量的邏輯函數(shù)中，包含全部變量的乘積項(xiàng)稱為最小項(xiàng)。n變量邏輯函數(shù)的全部最小項(xiàng)共有2n個(gè)。

二、邏輯函數(shù)的最小項(xiàng)表達(dá)式

任何一個(gè)邏輯函數(shù)表達(dá)式都可以轉(zhuǎn)換為一組最小項(xiàng)之和，稱為最小項(xiàng)表達(dá)式。

例1：將以下邏輯函數(shù)轉(zhuǎn)換成最小項(xiàng)表達(dá)式：解：解：

=m7+m6+m3+m1

例3.2.2

將下列邏輯函數(shù)轉(zhuǎn)換成最小項(xiàng)表達(dá)式：

=m7+m6+m3+m5=∑m（3,5,6,7）

三、卡諾圖

2.卡諾圖用小方格來表示最小項(xiàng)，一個(gè)小方格代表一個(gè)最小項(xiàng)，然后將這些最小項(xiàng)按照相鄰性排列起來。即用小方格幾何位置上的相鄰性來表示最小項(xiàng)邏輯上的相鄰性。

1．相鄰最小項(xiàng)

如果兩個(gè)最小項(xiàng)中只有一個(gè)變量互為反變量，其余變量均相同，則稱這兩個(gè)最小項(xiàng)為邏輯相鄰，簡稱相鄰項(xiàng)。

例如，最小項(xiàng)ABC和就是相鄰最小項(xiàng)。

如果兩個(gè)相鄰最小項(xiàng)出現(xiàn)在同一個(gè)邏輯函數(shù)中，可以合并為一項(xiàng)，同時(shí)消去互為反變量的那個(gè)量。如2．從邏輯表達(dá)式到卡諾圖（2）如表達(dá)式不是最小項(xiàng)表達(dá)式，但是“與—或表達(dá)式”，可將其先化成最小項(xiàng)表達(dá)式，再填入卡諾圖。也可直接填入。

例3.2.5

用卡諾圖表示邏輯函數(shù)（1）如果表達(dá)式為最小項(xiàng)表達(dá)式，則可直接填入卡諾圖。

例3.2.4

用卡諾圖表示邏輯函數(shù):解：

寫成簡化形式：

然后填入卡諾圖：解：直接填入：

五、邏輯函數(shù)的卡諾圖化簡法

1．卡諾圖化簡邏輯函數(shù)的原理

:（1）2個(gè)相鄰的最小項(xiàng)結(jié)合，可以消去1個(gè)取值不同的變量而合并為l項(xiàng)。

（2）4個(gè)相鄰的最小項(xiàng)結(jié)合，可以消去2個(gè)取值不同的變量而合并為l項(xiàng)。

（3）8個(gè)相鄰的最小項(xiàng)結(jié)合，可以消去3個(gè)取值不同的變量而合并為l項(xiàng)?？傊?n個(gè)相鄰的最小項(xiàng)結(jié)合，可以消去n個(gè)取值不同的變量而合并為l項(xiàng)。

2．用卡諾圖合并最小項(xiàng)的原則（畫圈的原則）

（1）盡量畫大圈，但每個(gè)圈內(nèi)只能含有2n（n=0,1,2,3……）個(gè)相鄰項(xiàng)。要特別注意對邊相鄰性和四角相鄰性。（2）圈的個(gè)數(shù)盡量少。（3）卡諾圖中所有取值為1的方格均要被圈過，即不能漏下取值為1的最小項(xiàng)。（4）在新畫的包圍圈中至少要含有1個(gè)末被圈過的1方格，否則該包圍圈是多余的。

3．用卡諾圖化簡邏輯函數(shù)的步驟：（1）畫出邏輯函數(shù)的卡諾圖。（2）合并相鄰的最小項(xiàng)，即根據(jù)前述原則畫圈。（3）寫出化簡后的表達(dá)式。每一個(gè)圈寫一個(gè)最簡與項(xiàng)，規(guī)則是，取值為l的變量用原變量表示，取值為0的變量用反變量表示，將這些變量相與。然后將所有與項(xiàng)進(jìn)行邏輯加，即得最簡與—或表達(dá)式。六、具有無關(guān)項(xiàng)的邏輯函數(shù)的化簡

1．無關(guān)項(xiàng)——在有些邏輯函數(shù)中，輸入變量的某些取值組合不會(huì)出現(xiàn)，或者一旦出現(xiàn)，邏輯值可以是任意的。這樣的取值組合所對應(yīng)的最小項(xiàng)稱為無關(guān)項(xiàng)、任意項(xiàng)或約束項(xiàng)。

例3.2.10：在十字路口有紅綠黃三色交通信號燈，規(guī)定紅燈亮停，綠燈亮行，黃燈亮等一等，試分析車行與三色信號燈之間邏輯關(guān)系。解：設(shè)紅、綠、黃燈分別用A、B、C表示，且燈亮為1，燈滅為0。車用L表示，車行L=1，車停L=0。列出該函數(shù)的真值。顯而易見，在這個(gè)函數(shù)中，有5個(gè)最小項(xiàng)為無關(guān)項(xiàng)。帶有無關(guān)項(xiàng)的邏輯函數(shù)的最小項(xiàng)表達(dá)式為：L=∑m（）+∑d（）如本例函數(shù)可寫成L=∑m（2）+∑d（0,3,5,6,7）例3.2.11：某邏輯函數(shù)輸入是8421BCD碼，其邏輯表達(dá)式為：

L（A,B,C,D）=∑m（1,4,5,6,7,9）+∑d（10,11,12,13,14,15）

用卡諾圖法化簡該邏輯函數(shù)。解：（1）畫出4變量卡諾圖。將1、4、5、6、7、9號小方格填入1；將10、11、12、13、14、15號小方格填入×。（2）合并最小項(xiàng)，如圖（a）所示。注意，1方格不能漏。×方格根據(jù)需要，可以圈入，也可以放棄。（3）寫出邏輯函數(shù)的最簡與—或表達(dá)式:如果不考慮無關(guān)項(xiàng)，如圖（b）所示，寫出表達(dá)式為：3.4組合邏輯電路的設(shè)計(jì)方法設(shè)計(jì)過程的基本步驟：例3.4.1：設(shè)計(jì)一個(gè)三人表決電路，結(jié)果按“少數(shù)服從多數(shù)”的原則決定。解：（1）列真值表：（3）化簡。（2）由真值表寫出邏輯表達(dá)式：得最簡與—或表達(dá)式：（4）畫出邏輯圖。如果，要求用與非門實(shí)現(xiàn)該邏輯電路，就應(yīng)將表達(dá)式轉(zhuǎn)換成與非—與非表達(dá)式：

畫出邏輯圖如圖所示。

第四章常用的組合邏輯功能器件

4.1編碼器一.編碼器的基本概念及工作原理編碼——將特定的邏輯信號編為一組二進(jìn)制代碼。能夠?qū)崿F(xiàn)編碼功能的邏輯部件稱為編碼器。一般而言，N個(gè)不同的信號，至少需要n位二進(jìn)制數(shù)編碼。N和n之間滿足下列關(guān)系:2n≥N

4.2譯碼器

一．譯碼器的基本概念及工作原理譯碼器——將輸入代碼轉(zhuǎn)換成特定的輸出信號例：2線—4線譯碼器二、集成譯碼器1.二進(jìn)制譯碼器74138——3線—8線譯碼器4.5加法器一、加法器的基本概念及工作原理加法器——實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)的加法運(yùn)算

1．半加器——只能進(jìn)行本位加數(shù)、被加數(shù)的加法運(yùn)算而不考慮低位進(jìn)位。列出半加器的真值表：畫出邏輯電路圖。由真值表直接寫出表達(dá)式:如果想用與非門組成半加器，則將上式用代數(shù)法變換成與非形式：由此畫出用與非門組成的半加器。例2：設(shè)計(jì)一個(gè)一位全加器

要完成一位"被加數(shù)"與"加數(shù)"及低位送來的"進(jìn)位"三者相加，產(chǎn)生"本位和"及向高位的"進(jìn)位"，因此該電路有3個(gè)輸入，2個(gè)輸出。

設(shè)“被加數(shù)”，“加數(shù)”和低位來的"進(jìn)位"分別為Ai,Bi,Ci-1,"本位和"與向高位的"進(jìn)位"分別為Si,Ci.AiBiCi-1

Si Ci

000 0 0001 1 0010 1 0011 0 1100 1 0101 0 1110 0 1111 1 1第二步：寫出"最小項(xiàng)之"表達(dá)式；Si=

m(1,2,4,7)Ci=

m(3,5,6,7)第三步：化簡并轉(zhuǎn)換成適當(dāng)形式；10001111001AiBiCi-1111SiAiBi10001111001111CiCi-1如果用"與非"門來實(shí)現(xiàn)，則需要9個(gè)"與非"門，3個(gè)"非"門，數(shù)量較多。若采用其它門電路，可將輸出函數(shù)表達(dá)式作適當(dāng)轉(zhuǎn)換。第四步：畫出電路圖SiCi&&&=1=1AiCi-1Bi5觸發(fā)器

5.1基本RS觸發(fā)器5.2同步觸發(fā)器5.3主從觸發(fā)器5.4邊沿觸發(fā)器5.5不同類型觸發(fā)器之間的轉(zhuǎn)換5.6觸發(fā)器的工作特性及參數(shù)

觸發(fā)器是數(shù)字電路的極其重要的基本單元。觸發(fā)器有兩個(gè)穩(wěn)定狀態(tài)，在外界信號作用下，可以從一個(gè)穩(wěn)態(tài)轉(zhuǎn)變?yōu)榱硪粋€(gè)穩(wěn)態(tài)；無外界信號作用時(shí)狀態(tài)保持不變。因此，觸發(fā)器可以作為二進(jìn)制存儲(chǔ)單元使用。觸發(fā)器的邏輯功能可以用真值表、卡諾圖、特性方程、狀態(tài)圖和波形圖等5種方式來描述。觸發(fā)器的特性方程是表示其邏輯功能的重要邏輯函數(shù)，在分析和設(shè)計(jì)時(shí)序電路時(shí)常用來作為判斷電路狀態(tài)轉(zhuǎn)換的依據(jù)。各種不同邏輯功能的觸發(fā)器的特性方程為：RS觸發(fā)器：Qn+1=S+RQn，其約束條件為：RS＝0JK觸發(fā)器：Qn+1=JQn+KQnD觸發(fā)器：Qn+1=DT觸發(fā)器：Qn+1=TQn+TQn

同一種功能的觸發(fā)器，可以用不同的電路結(jié)構(gòu)形式來實(shí)現(xiàn)；反過來，同一種電路結(jié)構(gòu)形式，可以構(gòu)成具有不同功能的各種類型觸發(fā)器。第六章時(shí)序邏輯電路學(xué)習(xí)要點(diǎn)

時(shí)序電路的分析方法和設(shè)計(jì)方法計(jì)數(shù)器、寄存器等中規(guī)模集成電路的邏輯功能和使用方法6.1.1時(shí)序邏輯電路概述1、時(shí)序電路的特點(diǎn)時(shí)序電路在任何時(shí)刻的穩(wěn)定輸出，不僅與該時(shí)刻的輸入信號有關(guān)，而且還與電路原來的狀態(tài)有關(guān)。電路圖時(shí)鐘方程、驅(qū)動(dòng)方程和輸出方程狀態(tài)方程狀態(tài)圖、狀態(tài)表或時(shí)序圖判斷電路邏輯功能12356.1.2時(shí)序邏輯電路的分析方法時(shí)序電路的分析步驟：計(jì)算4例輸出方程：輸出與輸入有關(guān)，為米利型時(shí)序電路。同步時(shí)序電路，時(shí)鐘方程省去。驅(qū)動(dòng)方程：1寫方程式2求狀態(tài)方程T觸發(fā)器的特性方程：將各觸發(fā)器的驅(qū)動(dòng)方程代入，即得電路的狀態(tài)方程：3計(jì)算、列狀態(tài)表45電路功能由狀態(tài)圖可以看出，當(dāng)輸入X

＝0時(shí)，在時(shí)鐘脈沖CP的作用下，電路的4個(gè)狀態(tài)按遞增規(guī)律循環(huán)變化，即：00→01→10→11→00→…當(dāng)X＝1時(shí)，在時(shí)鐘脈沖CP的作用下，電路的4個(gè)狀態(tài)按遞減規(guī)律循環(huán)變化，即：00→11→10→01→00→…可見，該電路既具有遞增計(jì)數(shù)功能，又具有遞減計(jì)數(shù)功能，是一個(gè)2位二進(jìn)制同步可逆計(jì)數(shù)器。畫狀態(tài)圖時(shí)序圖6.2計(jì)數(shù)器6.2.1二進(jìn)制計(jì)數(shù)器退出6.2.2非二進(jìn)制計(jì)數(shù)器6.2.3集成計(jì)數(shù)器在數(shù)字電路中，能夠記憶輸入脈沖個(gè)數(shù)的電路稱為計(jì)數(shù)器。計(jì)數(shù)器二進(jìn)制計(jì)數(shù)器十進(jìn)制計(jì)數(shù)器N進(jìn)制計(jì)數(shù)器加法計(jì)數(shù)器同步計(jì)數(shù)器異步計(jì)數(shù)器減法計(jì)數(shù)器可逆計(jì)數(shù)器加法計(jì)數(shù)器減法計(jì)數(shù)器可逆計(jì)數(shù)器二進(jìn)制計(jì)數(shù)器十進(jìn)制計(jì)數(shù)器N進(jìn)制計(jì)數(shù)器······二進(jìn)制異步計(jì)數(shù)器級間連接規(guī)律電路圖由于沒有無效狀態(tài)，電路能自啟動(dòng)。推廣到n位二進(jìn)制同步加法計(jì)數(shù)器驅(qū)動(dòng)方程輸出方程電路圖由于沒有無效狀態(tài)，電路能自啟動(dòng)。推廣到n位二進(jìn)制同步減法計(jì)數(shù)器驅(qū)動(dòng)方程輸出方程6.2.3集成計(jì)數(shù)器（1）4位二進(jìn)制同步加法計(jì)數(shù)器74161①異步清零。74161具有以下功能：③計(jì)數(shù)。②同步并行預(yù)置數(shù)。RCO為進(jìn)位輸出端。④保持。（2）二—五—十進(jìn)制異步加法計(jì)數(shù)器74290二進(jìn)制計(jì)數(shù)器的時(shí)鐘輸入端為CP1，輸出端為Q0；五進(jìn)制計(jì)數(shù)器的時(shí)鐘輸入端為CP2，輸出端為Q1、Q2、Q3。74290包含一個(gè)獨(dú)立的1位二進(jìn)制計(jì)數(shù)器和一個(gè)獨(dú)立的異步五進(jìn)制計(jì)數(shù)器。如果將Q0與CP2相連，CP1作時(shí)鐘脈沖輸入端，Q0～Q3作輸出端，則為8421BCD碼十進(jìn)制計(jì)數(shù)器。6.2.3N進(jìn)制計(jì)數(shù)器1、用同步清零端或置數(shù)端歸零構(gòu)成N進(jìn)置計(jì)數(shù)器2、用異步清零端或置數(shù)端歸零構(gòu)成N進(jìn)置計(jì)數(shù)器（1）寫出狀態(tài)SN-1的二進(jìn)制代碼。（2）求歸零邏輯，即求同步清零端或置數(shù)控制端信號的邏輯表達(dá)式。（3）畫連線圖。（1）寫出狀態(tài)SN的二進(jìn)制代碼。（2）求歸零邏輯，即求異步清零端或置數(shù)控制端信號的邏輯表達(dá)式。（3）畫連線圖。利用集成計(jì)數(shù)器的清零端和置數(shù)端實(shí)現(xiàn)歸零，從而構(gòu)成按自然態(tài)序進(jìn)行計(jì)數(shù)的N進(jìn)制計(jì)數(shù)器的方法。在前面介紹的集成計(jì)數(shù)器中，清零、置數(shù)均采用同步方式的有74LS163；均采用異步方式的有74LS193、74LS197、74LS192；清零采用異步方式、置數(shù)采用同步方式的有74LS161、74LS160；有的只具有異步清零功能，如CC4520、74LS190、74LS191；74LS90則具有異步清零和異步置9功能。用74LS161來構(gòu)成一個(gè)十二進(jìn)制計(jì)數(shù)器。SN＝S12＝1100例D0～D3可隨意處理D0～D3必須都接0SN-1＝S11＝10116.3寄存器6.3.1基本寄存器退出6.3.2移位寄存器6.3.3寄存器的應(yīng)用第9章脈沖信號的產(chǎn)生與變換9.1多諧振蕩器9.2單穩(wěn)態(tài)觸發(fā)器9.3施密特觸發(fā)器9.4555定時(shí)器（1）沒有觸發(fā)信號時(shí)電路工作在穩(wěn)態(tài)當(dāng)沒有觸發(fā)信號時(shí)，ui為低電