EDA選擇題(含答案)解析

：（2.基于VHDL設(shè)計(jì)的仿真包括有①門級(jí)時(shí)序仿真、②行為仿真、③功能仿真和④前端功能A.A.提供用VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路C.以可執(zhí)行文件的形式提交用戶，完成 BA.原理圖輸入設(shè)計(jì)方法直觀便捷，很適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)B.原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法B.敏感信號(hào)發(fā)生更新時(shí)啟動(dòng)進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動(dòng)D.進(jìn)程由說明語句部分、并行語句部分和敏感信號(hào)參數(shù)表三部分組成A.信號(hào)用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元控制非法狀態(tài)出現(xiàn)”8.寫出下列縮寫的中文（或者英文）含義:H層次中的一種表示轉(zhuǎn)化成另一種A.綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程，并且該過程與器B.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束C.綜合可以理解為將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，映D.綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的A.A.A.A.面積優(yōu)化方法，同時(shí)有速度優(yōu)化效果 B _________________________________________A.三態(tài)控制電路B.條件相或的邏A.進(jìn)程之間可以通過變量進(jìn)行通信A.2#1111_1110#1.5CLPM參數(shù)可設(shè)置模塊庫A.原理圖/HDL文本輸入;B.適配；C.時(shí)序仿真；D.編程下載；E.硬件測(cè)試；F.綜合12.在狀態(tài)機(jī)的具體實(shí)現(xiàn)時(shí)，往往需要針對(duì)具體的器件類型來選擇合適的狀態(tài)機(jī)編碼。A.C.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并D.綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān);，（寫出下列縮寫的中文（或者英文）含義:5.7.8.9.10件JTAG,jointtestactiongroup，聯(lián)合測(cè)試行動(dòng)小組的簡(jiǎn)稱，又意指其提出的一A.原理圖/HDL文本輸入;B.適配；C.時(shí)序仿真；D.編程下載；E.硬件測(cè)試；F.綜合21.在狀態(tài)機(jī)的具體實(shí)現(xiàn)時(shí)，往往需要針對(duì)具體的器件類型來選擇合適的狀態(tài)機(jī)編碼。23.綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成C.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射26.在VHDL語言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是o，（寫出下列縮寫的中文（或者英文）含義：11.ASIC專用集成電路一、單項(xiàng)選擇題：（20分）29.綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成D.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射30.CPLD的可編程是主要基于什么結(jié)構(gòu)：°D31.流水線設(shè)計(jì)是一種優(yōu)化方式，下列哪一項(xiàng)對(duì)資源共享描述正確_。bA.面積優(yōu)化方法，不會(huì)有速度優(yōu)化效果B.速度優(yōu)化方法，不會(huì)有面積優(yōu)化效果32.在VHDL語言中，下列對(duì)時(shí)鐘邊沿檢33.狀態(tài)機(jī)編碼方式中，其中,以及提高運(yùn)行速,以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列那種方法是速度優(yōu)化“00001111””0000_1111”;列b）綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的d）綜合可理解為一種映射過程，并且這種映射關(guān)系是唯一的，即綜合結(jié)果是唯一的。38.進(jìn)程中的信號(hào)賦值語句，其信號(hào)更新是—CQ一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化。B①流水線設(shè)計(jì)②資源共享③邏輯優(yōu)化④串行⑤寄存器配平⑥關(guān)鍵化.C44.大規(guī)?？删幊唐骷饕蠪PGACPLD兩類，下列對(duì)CPLD結(jié)構(gòu)與工作原理的描述中,a）綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的d）綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映①功能仿真②時(shí)序仿真③邏輯綜合④配置⑤引腳鎖定48.下面對(duì)利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)，那一種說法是不正確的___49.在VHDL語言中，下列對(duì)進(jìn)程（PROCES）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，不a）PROCE