時(shí)序管理規(guī)劃約束

時(shí)序管理規(guī)劃約束時(shí)序約束與時(shí)序分析約束的分類時(shí)序約束與時(shí)序分析基礎(chǔ)Quartus工具運(yùn)行時(shí)序分析設(shè)置時(shí)序約束的常用方法約束的分類時(shí)序約束：規(guī)范設(shè)計(jì)的時(shí)序行為，表達(dá)設(shè)計(jì)者期望滿足的時(shí)序要求，指導(dǎo)綜合和布局布線階段的優(yōu)化算法等。區(qū)域與位置約束：用于指定芯片I/O管腳位置以及指導(dǎo)實(shí)現(xiàn)工具在芯片指定的物理區(qū)域進(jìn)行布局布線。其它約束：泛指目標(biāo)芯片型號(hào)、電氣特性等約束屬性。時(shí)序約束的基本作用

提高設(shè)計(jì)的工作頻率：通過附加約束可以控制邏輯的綜合、映射、布局和布線，以減小邏輯和布線延時(shí)，從而提高工作頻率。

獲得正確的時(shí)序分析報(bào)告：FPGA設(shè)計(jì)平臺(tái)都包含靜態(tài)時(shí)序分析工具，利用這類工具可以獲得映射或布局布線后的時(shí)序分析報(bào)告，從而對(duì)設(shè)計(jì)的性能做出評(píng)估。

指定FPGA/CPLD引腳位置與電氣標(biāo)準(zhǔn)

1可編程特性使電路板設(shè)計(jì)加工和FPGA設(shè)計(jì)可以同時(shí)進(jìn)行，而不必等FPGA引腳位置完全確定，從而節(jié)省了系統(tǒng)開發(fā)時(shí)間2通過約束還可以指定IO引腳所支持的接口標(biāo)準(zhǔn)和其他電氣特性設(shè)計(jì)中常用的時(shí)序概念周期最大時(shí)鐘頻率時(shí)鐘建立時(shí)間時(shí)鐘保持時(shí)間時(shí)鐘到輸出延時(shí)管腳到管腳延時(shí)Slach時(shí)鐘偏斜周期與最大時(shí)鐘頻率TCLK=TCKO+TLOGIC+TNET+TSETUP－TCLK_SKEWTCLK_SKEW=TCD2－TCD1其中TCKO為寄存器固有的時(shí)鐘輸出延遲，TLOGIC為同步元件之間的組合邏輯延遲，TNET為網(wǎng)線延遲，TSETUP寄存器固有的建立時(shí)間，TCLK_SKEW為時(shí)鐘偏斜Fmax=1/TCLK時(shí)鐘保持時(shí)間時(shí)鐘保持時(shí)間是只能保證有效時(shí)鐘沿正確采用的數(shù)據(jù)和使能信號(hào)的最小穩(wěn)定時(shí)間Th=ClockDelay–DataDelay+MicroTh其中MicroTh是指寄存器內(nèi)部的固有保持時(shí)間，同樣是寄存器的一個(gè)固有參數(shù)，典型值小于1～2ns

時(shí)鐘到輸出延時(shí)從時(shí)鐘信號(hào)有效沿到數(shù)據(jù)有效的時(shí)間間隔。tco＝ClockDelay+Microtco+DataDelay

Micortco也是一個(gè)寄存器的固有屬性，指的是寄存器相應(yīng)時(shí)鐘有效沿，將數(shù)據(jù)送到輸出端口的內(nèi)部時(shí)間參數(shù)管腳到管腳延時(shí)tpd指輸入管腳通過純組合邏輯到達(dá)輸出管腳這段路徑的延時(shí).特別需要說明的是，要求輸入到輸出之間只有組合邏輯，才是tpd延時(shí)由于CPLD的布線矩陣長度固定，所以常用最大管腳到管腳延時(shí)標(biāo)準(zhǔn)CPLD的速度等級(jí)。

Slack=Requiredclockperiod–Actualclockperiod

Slack=Slackclockperiod–(MicrotCO+DataDelay+MicrotSU)

ClockSkew指一個(gè)同源時(shí)鐘到達(dá)兩個(gè)不同的寄存器時(shí)鐘端的時(shí)間偏移Quartus工具運(yùn)行時(shí)序分析全編譯Processing/start/starttiminganalysis使用Tcl腳本運(yùn)行時(shí)序分析工具時(shí)序分析內(nèi)容窗口分析設(shè)計(jì)在分析報(bào)告中，會(huì)以升序方式排列出路徑的fmax，利用quaruts一些功能分析到更多的信息。在所選的時(shí)序路徑上，單擊鼠標(biāo)右鍵，彈出一些查看路徑細(xì)節(jié)的選項(xiàng)。分別是指定全局時(shí)序約束時(shí)序驅(qū)動(dòng)的編譯全局時(shí)鐘設(shè)置全局的I/O時(shí)序設(shè)置時(shí)序分析和報(bào)告選項(xiàng)時(shí)序向?qū)r(shí)序驅(qū)動(dòng)的編譯將編繹器設(shè)置為時(shí)序驅(qū)動(dòng)編繹，即是指讓編繹過程盡量向著滿足時(shí)序約束方向努力！assignment/settings/fittersetting全局的I/O時(shí)序設(shè)置時(shí)序分析和報(bào)告選項(xiàng)時(shí)序分析和報(bào)告選項(xiàng)指定個(gè)別時(shí)序約束指定個(gè)別時(shí)鐘要求個(gè)別時(shí)序約束輸入最大最小延時(shí)輸出最大最小延時(shí)反相時(shí)鐘非時(shí)鐘tCO要求（最大、最?。?、tSU要求、tH要求、tPD要求剪除時(shí)序路徑時(shí)序約束的種類單點(diǎn)點(diǎn)到點(diǎn)通配符時(shí)序組指定個(gè)別時(shí)鐘要求時(shí)鐘分類：獨(dú)立時(shí)鐘衍生時(shí)鐘個(gè)別時(shí)鐘約束一獨(dú)立時(shí)鐘設(shè)置Assignment/timingsettings，在彈出的窗口中點(diǎn)擊individualclocks選項(xiàng)個(gè)別時(shí)鐘約束一衍生時(shí)鐘設(shè)置輸入最大/最小延時(shí)“輸入最大延時(shí)”約束指定了外部輸入路徑延時(shí)的最差情況。外部延時(shí)包含了外部上游器件的tco，加上PCB走線的延時(shí)。外部芯片和fpga使用同相位的時(shí)鐘信號(hào)，因此fpga的輸入數(shù)據(jù)的建立時(shí)間需要滿足：tsuA≤tclk-inputmaximumdelay“輸入最小延時(shí)”約束指定了外部輸入路徑延時(shí)的最小情況。fpga的輸入數(shù)據(jù)的建立時(shí)間需要滿足：thA≤inputminimumdelay輸出最大/最小延時(shí)“輸出最大延時(shí)”約束指定了外部輸出路徑延時(shí)的最差情況。外部延時(shí)實(shí)際上包含了外部下游器件的tsu，加上pcb走線的延時(shí)。tcoB≤tclk-outputmaximumdelay；tcoB≥outputminimumdelay反相時(shí)鐘其它要求Tco，th，tpd，tsu，都可在assignmenteditor中設(shè)置。剪除時(shí)序路徑：可指定專門的時(shí)序路徑，將其剪除，使其不在時(shí)序報(bào)告中出現(xiàn)。時(shí)序約束的種類在約束設(shè)置時(shí)，可以使用單點(diǎn)點(diǎn)到點(diǎn)通配符時(shí)序分組。單點(diǎn)在一個(gè)”輸入最大/最小延時(shí)“的設(shè)置中，如果對(duì)輸入的管