第十章 數(shù)字電路

第十章數(shù)字電路10.1概述10.2邏輯門電路10.3觸發(fā)器10.4計數(shù)器10.5譯碼及顯示電路10.6555集成定時器及其應用10.7數(shù)/模和模/數(shù)轉(zhuǎn)換數(shù)字信號和數(shù)字電路

10.1概述1、模擬信號是指在時間上和數(shù)值上都是連續(xù)變化的信號。2、數(shù)字信號是指在時間上和數(shù)值上都是斷續(xù)變化的離散信號。10.1.1數(shù)字電路的特點1、數(shù)字電路在穩(wěn)態(tài)時，電子器件處于開關(guān)狀態(tài)，即工作在飽和區(qū)和截止區(qū)。和二進制信號的要求是對應的。分別用0

和1來表示。2、數(shù)字電路信號的1和0沒有任何數(shù)量的含義，而只是狀態(tài)的含義，所以電路在工作時要能可靠地區(qū)分開1和0兩種狀態(tài)。3、對已有電路分析其邏輯功能，叫做邏輯分析；按邏輯功能要求設(shè)計電路，叫做邏輯設(shè)計。4、數(shù)字電路工作狀態(tài)主要是用邏輯代數(shù)和卡諾圖法等進行分析化簡。5、數(shù)字電路能夠?qū)?shù)字信號1和0進行各種邏輯運算和算術(shù)運算。10.1.2數(shù)制(一)

十進制(Decimal)十進制有如下特點：（1）它的數(shù)碼K共有十個，為0、1、2、3、4、5、6、7、8、9。（2）相鄰位的關(guān)系，高位為低位的十倍，逢十進一，借一當十，即十進制的基數(shù)R等于10。（3）任何一個十進制都可以寫成以10為底的冪之和的形式。例如：(11.51)10

1×1011×1005×10-1

1×10-2

權(quán)權(quán)權(quán)權(quán)

10i

稱十進制的權(quán)

10稱為基數(shù)

0~9

十個數(shù)碼稱數(shù)數(shù)碼與權(quán)的乘積，稱為加權(quán)系數(shù)十進制數(shù)可表示為各位加權(quán)系數(shù)之和，稱為按權(quán)展開式

(246.134)10=2×102

+4×101

+6×100

+1×10-1

+3×10-2

+4×10-3(二)

二進制(Binary)（XXX）2或（XXX）B例如（1011.23）2或（101123）B數(shù)制：0、1進位規(guī)律：逢二進一，借一當二權(quán)：2i基數(shù)：2系數(shù)：0、1例如0+1=11+1=1011+1=10010–1=1按權(quán)展開式表示(1011)2=1×23

+0×22+1×21+1×20

將按權(quán)展開式按照十進制規(guī)律相加，即得對應十進制數(shù)。(1011.11)2=1×23

+0×22

+1×21

+1×20

+1×2-1

+1×2-2=8+0+2+1+0.5+0.25=11.75(1011.11)2=(11.75)10(三)

十六進制(Binary)(XXX)16或

(XXX)H

例如：（4E6）16或（4E6）H數(shù)碼：0～9、A～F進位規(guī)律：逢十六進一，借一當十六。權(quán)：16i

基數(shù)：16

系數(shù)：0～9、A～F按權(quán)展開式表示

（4E6）16=4×162+E×161+6×160（4E6）16=4×162+14×161+6×160=（1254）10將按權(quán)展開式按照十進制規(guī)律相加，即得對應十進制數(shù)。

=（1254）10（4E6）16=（1254）10幾種進制的優(yōu)缺點:以十進制和二進制作比較,十進制在日常生活中應用最多,是人們最熟悉和習慣的計數(shù)體制,但其十個數(shù)碼在數(shù)字電路中難于找到十個狀態(tài)與之對應．數(shù)字電路的兩個狀態(tài)可用兩個數(shù)碼表示,故采用二進制.二進制計算規(guī)則簡單,但人們對它不習慣,另外其數(shù)位較多,不易讀寫.利用二進制與十進制和十六進制的對應關(guān)系對十進制和十六進制以及二進制編碼,用起來就很方便了。幾種不同數(shù)制間的轉(zhuǎn)換

1.非十進制轉(zhuǎn)換成十進制可以將非十進制寫為按權(quán)展開式,得出其相加的結(jié)果,就是對應的十進制數(shù)例1(11010)2=1×24+1×23+0×22+1×21+0×20

=24+23+21=(26)10例2(1001.01)2=1×23+0×22+0×21+1×20+0×2-1+1×2-2=23+20+2-2=(9.25)10例3(174)16=1×162+7×161+4×160=256+112+4=(372)102.十進制轉(zhuǎn)換為二進制整數(shù)和小數(shù)分別轉(zhuǎn)換整數(shù)部分：除

2取余法

小數(shù)部分：乘

2取整法例1將十進制數(shù)

(26)10轉(zhuǎn)換成二進制數(shù)

26

余數(shù)13

631

222220

讀數(shù)順序0.875×21.7501×21.500

1×21.0001整數(shù)讀數(shù)順序一直除到商為

0為止(26)10=

(11010)201011例2將（0.875）10轉(zhuǎn)換為二進制數(shù)（0.875）10=（0.111）2例3將（81）10轉(zhuǎn)換為二進制、十六進制數(shù)8124012202010205201200余數(shù)讀數(shù)順序可用除基取余法直接求十六進制?；蚶檬M制數(shù)碼與二進制數(shù)碼的對應關(guān)系，由二進制數(shù)轉(zhuǎn)化為十六進制數(shù)。

每一個十六進制數(shù)碼都可以用4位二進制來表示。所以可將二制數(shù)從低位向高位每4位一組寫出各組的值，從左到右讀寫，就是十六進制。在將二進制數(shù)按4位一組劃分字節(jié)時最高位一組位數(shù)不夠可用0補齊。（81）10=（1010001）2=（01010001）2=（51）16小數(shù)點以后的二進制數(shù)轉(zhuǎn)化為十六進制數(shù)在劃分字節(jié)時是從高位到低們進行的。2121用二進制碼表示十進制碼的編碼方法稱為二-十進制碼，即BCD碼。常用的BCD碼幾種編碼方式如表所示1111111111001110111010111101011110101100011010011011010110000100010001000011001100110010001000100001000100010000000000009876543210

十進制數(shù)1100101110101001100001110110010101000011余3碼2421(B)2421(A)5421碼8421

碼無權(quán)碼

有權(quán)碼1001100001110110010101000011001000010000權(quán)為

8、4、2、1比8421BCD碼多余3取四位自然二進制數(shù)的前10種組合，去掉后6種組合1010~1111。用BCD碼表示十進制數(shù)舉例：

(473)10=（010001110011）8421BCD

(36)10=(00110110)8421BCD

(4.79)10=(0100.01111001)8421

BCD(50)10=(01010000)8421

BCD注意區(qū)別BCD碼與數(shù)制：

(150)10=(000101010000)8421BCD=(10010110)2=(226)8=(96)16

基本邏輯函數(shù)

與邏輯或邏輯非邏輯與運算(邏輯乘)

或運算(邏輯加)

非運算(邏輯非)

10.2.1與邏輯

決定某一事件的所有條件都具備時，該事件才發(fā)生。滅斷斷亮合合滅斷合滅合斷燈

Y開關(guān)

B開關(guān)

A開關(guān)

A、B都閉合時，燈

Y才亮。

規(guī)定:開關(guān)閉合為邏輯1斷開為邏輯0燈亮為邏輯1燈滅為邏輯0

真值表111YAB000001010邏輯表達式Y(jié)=A·B

或Y=AB

與門

(ANDgate)若有0出0；若全1出1

10.2邏輯門電路開關(guān)A或B閉合或兩者都閉合時，燈Y才亮。10.2.2

或邏輯

決定某一事件的諸條件中，只要有一個或一個以上具備時，該事件就發(fā)生。滅斷斷亮合合亮斷合亮合斷燈

Y開關(guān)

B開關(guān)

A若有1出1若全0出0

000111YA

B101110邏輯表達式Y(jié)=A+B

或門

(ORgate)

≥1

10.2.3非邏輯

決定某一事件的條件滿足時，事件不發(fā)生；反之事件發(fā)生。開關(guān)閉合時燈滅，開關(guān)斷開時燈亮。

AY0110Y=A

1

非門(NOTgate)

又稱“反相器”

主要要求：1、含有兩種或兩種以上邏輯運算的邏輯函數(shù)稱為復合邏輯函數(shù)。2、掌握幾種常見的復合函數(shù)例如：與非、或非、與或非、異或、同或等。10.2.4復合邏輯函數(shù)與非邏輯(NAND)先與后非若有

0

出

1若全

1

出

0或非邏輯(NOR)先或后非若有

1

出

0若全

0

出

1011100001YA

B010與或非邏輯(AND–OR–INVERT)先與后或再非由基本邏輯運算組合而成100011YA

B110011可以有二個以上的輸入變量異或邏輯(Exclusive–OR)若相異出1若相同出0同或邏輯(Exclusive-NOR，即異或非)若相同出1若相異出0000011YAB101110100111YAB001010注意：異或和同或互為反函數(shù)，即=ABY只能是二個輸入變量&a&b反饋兩個輸入端兩個輸出端

10.3.1基本RS觸發(fā)器10.3RS觸發(fā)器10.3RS觸發(fā)器&a&b原狀態(tài)11001010輸出仍保持輸入

=0(101),

=1時&a&b原狀態(tài)01111010輸出變?yōu)檩斎?/p>

=0(101),

=1時原狀態(tài)10101011輸出變?yōu)?a&b輸入

=1,=0(101)時原狀態(tài)00110101輸出保持&a&b輸入

=1,=0(101)時原狀態(tài)10111001輸出保持原狀態(tài)&a&b輸入=1,=1時原狀態(tài)01110110輸出保持原狀態(tài)&a&b輸入=1,=1時0011輸出全是1但當兩個輸入端電平同時變?yōu)?時，翻轉(zhuǎn)快的門輸出變?yōu)?，另一個不得翻轉(zhuǎn)。&a&b輸入

=0(101),

=0(101)時

基本觸發(fā)器的功能表

Q

1

1

保持原狀態(tài)

0

1

0

1

1

0

1

0

0

0

同時變?yōu)?后不確定

兩個輸入端同時有效的輸入取值情況即為約束！即輸入作用后的輸出Qn+1特性方程：基本觸發(fā)器的特點總結(jié)（1）有兩個互補的輸出端，有兩個穩(wěn)定的輸出狀態(tài)。（2）有復位（Q=0）、置位（Q=1）、保持原狀態(tài)三種功能。（3）由于反饋線的存在，無論是復位還是置位，有效信號只需要作用很短的一段時間，即“一觸即發(fā)”。10.3.2同步RS觸發(fā)器1.電路組成及邏輯符號同步RS觸發(fā)器

（a）邏輯電路（b）邏輯符號

在CP=0期間，G3、G4被封鎖，觸發(fā)器狀態(tài)不變。在CP=1期間，由R和S端信號決定觸發(fā)器的輸出狀態(tài)。結(jié)論：觸發(fā)器的動作時間是由時鐘脈沖CP控制的。觸發(fā)方式：電平觸發(fā)方式只有CP=1時（高電平有效），觸發(fā)器的狀態(tài)才由輸入信號R和S來決定。2.工作原理(仿真運行圖)3.功能表（在CP=1期間有效）現(xiàn)態(tài)：CP脈沖作用前觸發(fā)器的原狀態(tài)，用Qn表示；次態(tài)：CP脈沖作用后觸發(fā)器的新狀態(tài)，用Qn+1表示。表4-2同步RS觸發(fā)器功能表R為高電平有效觸發(fā)S為高電平有效觸發(fā)R、S不允許同時有效4.工作波形（又稱為時序圖，設(shè)初態(tài)為0

）同步RS觸發(fā)器的時序圖

置1保持置0置15.同步觸發(fā)器的空翻同步觸發(fā)器在一個CP脈沖作用后，出現(xiàn)兩次或兩次以上翻轉(zhuǎn)的現(xiàn)象稱為空翻。圖4-8同步RS觸發(fā)器的空翻現(xiàn)象

123下面介紹幾種能克服空翻的觸發(fā)器。1、觸發(fā)器的觸發(fā)方式有哪些？邊沿觸發(fā)、電平觸發(fā)和主從觸發(fā)2、如何克服空翻現(xiàn)象？采用主從觸發(fā)方式可以避免空翻提問：10.3.3JK觸發(fā)器一、電路結(jié)構(gòu)1、邏輯連線圖查看2、符號圖說明：C1處的折角表示邊沿觸發(fā)

外側(cè)CP有小圓圈表示下降沿觸發(fā)二、邏輯功能分析1、J=K=1：到邏輯圖分析2、J=K=0：到邏輯圖分析3、J=1K=0：4、J=0K=1：到邏輯圖分析到邏輯圖分析Q狀態(tài)翻轉(zhuǎn)原狀態(tài)Q狀態(tài)保持原狀態(tài)Q狀態(tài)為1（置1）Q狀態(tài)為0（置0）三、真值表四、波形圖如圖所示JK觸發(fā)器，初態(tài)為0（Q=0）。根據(jù)所給的CP、J、K波形畫出Q的相應波形QQ返回1返回2SD和RD接至基本RS觸發(fā)器的輸入端，它們分別是預置和清零端，低電平有效。當SD=1且RD=0時,不論輸入端D為何種狀態(tài)，都會使Q=1，Q非=0，即觸發(fā)器置1；當SD=0且RD=1時，觸發(fā)器的狀態(tài)為0,SD和RD通常又稱為直接置1和置0端。我們設(shè)它們均已加入了高電平，不影響電路的工作。10.3.4D觸發(fā)器引入:電路中由兩個與非門構(gòu)成單脈沖發(fā)生器，計數(shù)器74LS161對其產(chǎn)生的脈沖進行計數(shù)，計數(shù)結(jié)果送入字符譯碼器并驅(qū)動數(shù)碼管，使之顯示單脈沖發(fā)生器產(chǎn)生的脈沖個數(shù)。

脈沖發(fā)生器計數(shù)器顯示10.4計數(shù)器010101010CPQ1Q2QQ00000101001011111圖5.2（b）計數(shù)器各觸發(fā)器的翻轉(zhuǎn)不受同一個CP脈沖控制。

——異步計數(shù)器計數(shù)器各觸發(fā)器的翻轉(zhuǎn)受同一個CP脈沖控制。

——同步計數(shù)器Q0Q1Q21.計數(shù)器的基本原理5.1計數(shù)器及其表示方法10.4.1二進制計數(shù)器若n=1，2，3…，則N=2，4，8…，相應的計數(shù)器稱為模2計數(shù)器，模4計數(shù)器和模8計數(shù)器。計數(shù)器的位數(shù)n：即由多少個觸發(fā)器組成。（n）計數(shù)器的模（計數(shù)容量）：最大所能計數(shù)的值N=2n三位二進制計數(shù)器同步二進制計數(shù)器——74LS161集成計數(shù)器（2）74LS161功能表輸

入輸

出

ETEPCP

D0

D1

D2

D3Q0

Q1

Q2

Q30×

×

×

×

×

×

×

×10×

×

↑

d0

d1

d2

d31111↑

×

×

×

×110×

×

×

×

×

×11×0×

×

×

×

×0000d0

d1

d2

d3計

數(shù)保

持保

持（1）各引腳功能符號的意義：D0~D3：并行數(shù)據(jù)預置輸入端Q0~Q3：數(shù)據(jù)輸出端ET、EP：計數(shù)控制端CP：時鐘脈沖輸入端（↑）C：進位端：異步清除控制端（低電平有效）：置數(shù)控制端（低電平有效）74LS161狀態(tài)圖注釋

74LS161是典型的4位二進制同步加法計數(shù)器，異步清除。同于74161。請問它的模是幾？◆、

、ET和EP均為高電平時，計數(shù)器處于計數(shù)狀態(tài)，每輸入一個CP脈沖，進行一次加法計數(shù)。（3）74LS161的功能與特點

◆：異步置“0”功能。波形圖00001010◆ET和EP是計數(shù)器控制端，其中一個為低電平，計數(shù)器保持原態(tài)。兩者均為高電平，計數(shù)器才處于計數(shù)狀態(tài)?！簦和讲⑿兄脭?shù)控制端（低電平有效），

=0，且=1時，D0~D3上數(shù)據(jù)

被輸出到Q0~Q3。◆、

、ET和EP均為高電平時，計數(shù)器處于計數(shù)狀態(tài)，每輸入一個CP脈沖，進行一次加法計數(shù)。

異步二進制計數(shù)器——74LS93集成計數(shù)器

74LS93是異步4位二進制加法計數(shù)器。圖5.6（b）二進制計數(shù)器：CP0作同步脈沖，F(xiàn)F0構(gòu)成一個二進制計數(shù)器;八進制計數(shù)器：CP1作同步脈沖，F(xiàn)F1、FF2、FF3構(gòu)成模8計數(shù)器;十六進制計數(shù)器：CP1端與Q0端在外部相連，構(gòu)成模16計數(shù)器。74LS93又稱為二—八—十六進制計數(shù)器。RD1、RD2為清零端，高電平有效。10.4.2十進制計數(shù)器同步十進制計數(shù)器——74LS192集成計數(shù)器▲邏輯符號

輸

入輸

出

RD

CU

CD

D0

D1

D2

D3Q0

Q1

Q2

Q3

00×

×

d0

d1

d2d3

10↑1×

×

×

×101↑

×

×

×

×1011×

×

×

××1×

×

×

×

×

×d0

d1

d2

d3加

計

數(shù)減

計

數(shù)保

持0000▲74LS192功能表各引腳功能符號的意義：D0~D3：并行數(shù)據(jù)輸入端Q0~Q3：數(shù)據(jù)輸出端CU：加法計數(shù)脈沖輸入端CD：減法計數(shù)脈沖輸入端RD

：異步置0端（高電平有效）：置數(shù)控制端（低電平有效）

：加法計數(shù)時，進位輸出端（低電平有效）

：減法計數(shù)時，借位輸出端（低電平有效）▲74LS192的時序圖分析RD：異步置0端。計數(shù)器復位。置零0000：置數(shù)控制端（低電平有效）。1110CD為高電平，計數(shù)脈沖從CU端輸入。

:進位輸出;:借位輸出。CU為高電平，計數(shù)脈沖從CD端輸入。1001000000001001計數(shù)開始時，先在RD

端輸入一個正脈沖，此時兩個計數(shù)器均被置為0狀態(tài)。此后在端輸入“1”，RD

端輸入“0”，則計數(shù)器處于計數(shù)狀態(tài)。在個位的74LS192(1)的CU端逐個輸入計數(shù)脈沖CP，個位的74LS192開始進行加法計數(shù)。在第10個CP脈沖上升沿到來后，個位74LS192的狀態(tài)從1001→0000，同時其進位輸出從0→1。▲利用74LS192實現(xiàn)100進制計數(shù)器(想一想)將多個74LS192級聯(lián)可以構(gòu)成高位計數(shù)器。例如：用兩個74LS192可以組成100進制計數(shù)器。此上升沿使十位的74LS192(2)從0000開始計數(shù)，直到第100個CP脈沖作用后，計數(shù)器由10011001恢復為00000000，完成一次計數(shù)循環(huán)?！壿嫹枴?4LS90功能表復位/置位輸入輸出RD1RD2S1S2Q3Q2Q1Q011×0×0×11××0×00×10××0×01×00×000000001001計數(shù)計數(shù)計數(shù)計數(shù)RD1

RD2：當S1S2=0時，RD1RD2=1計數(shù)器清零。S1、S2：S1S2=1時，計數(shù)器置“9”，即被置成1001狀態(tài)，與CP無關(guān)。且優(yōu)先級別最高。Q3Q2Q1Q0：輸出端▲引腳功能說明CP0、CP1：雙時鐘輸入端異步十進制計數(shù)器——74LS90集成計數(shù)器▲二—五—十進制計數(shù)器74LS90二進制計數(shù)器：FF0構(gòu)成一個二進制計數(shù)器;五進制計數(shù)器：FF1、FF2、FF3構(gòu)成模5異步計數(shù)器（五進制計數(shù)器）;8421碼異步十進制計數(shù)器：時鐘脈沖接CP0

，CP1端與Q0端相連。74LS90又稱為二—五—十進制計數(shù)器。5421碼異步十進制計數(shù)器：時鐘脈沖接CP1

，CP0端與Q3端相連。10.4.3任意進制計數(shù)器同步二進制計數(shù)器

異步二-八-十六進制計數(shù)器同步十進制計數(shù)器異步二-五-十進制計數(shù)器利用已有的集成計數(shù)器構(gòu)成任意進制計數(shù)器的方法通常有三種:

（1）直接選用已有的計數(shù)器。例如，欲構(gòu)成十進制計數(shù)器，可直接選用十進制異步計數(shù)器74LS92。

（2）用兩個模小的計數(shù)器串接可以構(gòu)成模為兩者之積的計數(shù)器。例如，用模6和模10計數(shù)器串接起來，可以構(gòu)成模60計數(shù)器。

（3）利用反饋法改變原有計數(shù)長度這種方法是，當計數(shù)器計數(shù)到某一數(shù)值時，由電路產(chǎn)生的置位脈沖或復位脈沖，加到計數(shù)器預置數(shù)控制端或各個觸發(fā)器清零端，使計數(shù)器恢復到起始狀態(tài)，從而達到改變計數(shù)器模的目的。74LS160集成計數(shù)器▲邏輯符號▲表5.574LS160的功能表輸

入輸

出

EPETCP

D0

D1

D2

D3Q0

Q1

Q2

Q30×

×

×

×

×

×

×

×10×

×

↑

d0

d1

d2

d31111↑×

×

×

×110××

×

×

×

×11×0×

×

×

×

×0000d0

d1

d2

d3

計

數(shù)

保

持

保

持▲引腳功能說明D0~D3：并行數(shù)據(jù)輸入端Q0~Q3：數(shù)據(jù)輸出端EP、ET：計數(shù)控制端C：進位輸出端CP：時鐘輸入端：異步清除輸入端：同步并行置入控制端0→1→2→3→4→50000→0001→0010→0011→0100→010174LS160集成計數(shù)器的應用舉例——反饋法構(gòu)成模6計數(shù)器的四種方法例1：反饋置0法0000→0001→0010→0011→0100→0101由此可見，N進制計數(shù)器可以利用在（N-1）時將變?yōu)?的方法構(gòu)成，這種方法稱為反饋置0法。0→1→2→3→4→5例2：直接清0法當計數(shù)器計到6時（狀態(tài)6出現(xiàn)時間極短），Q2和Q1均為1，使為0，計數(shù)器立即被強迫回到0狀態(tài)，開始新的循環(huán)。+Vcc?6·0110例3：反饋預置法0100→0101→0110→0111→1000→1001◆當計數(shù)器計到狀態(tài)1001時，進位端C

為1，經(jīng)非門為0，置數(shù)控制端,下一個時鐘到來時，將D3~D0端的數(shù)據(jù)0100送入計數(shù)器。此后又從0100開始計數(shù)一直計數(shù)到1001，又重復上述過程。這種方法稱為反饋預置法。=0例4：反饋預置法例二0011→0100→0101→0110→0111→1000圖5.12改進的模6計數(shù)器改進的模6計數(shù)器圖5.11（d）所示方法的缺點是工作不可靠。原因是在許多情況下，各觸發(fā)器的復位速度不一致，復位快的觸發(fā)器復位后，立即將復位信號撤消，使復位慢的觸發(fā)器來不及復位，因而造成誤動作。改進的方法是加一個基本RS觸發(fā)器，如圖5.12（a）所示，工作波形見圖5.12（b）。當計數(shù)器計到6時，基本RS觸發(fā)器置0，使端為0，該0一直持續(xù)到下一個計數(shù)脈沖的下降沿到來為止。因此計數(shù)器能可靠置0。七段顯示器主要有熒光數(shù)碼管和半導體顯示器、液晶數(shù)碼顯示器。半導體（發(fā)光二極管）顯示器是數(shù)字電路中比較方便使用的顯示器。它有共陽極和共陰極兩種接法，如圖所示。

10.5.1數(shù)碼顯示器件10.5譯碼器及數(shù)碼顯示電路數(shù)字顯示譯碼器

數(shù)字顯示譯碼器將BCD代碼譯成數(shù)碼管顯示字所需要的相應高、低電平信號，使數(shù)碼管顯示出BCD代碼所表示的對應十進制數(shù)，這是一種代碼譯碼器。74HC4511是8421BCD碼七段顯示譯碼器。74HC511與顯示器的連接示意圖，如圖所示。二進制譯碼器二進制譯碼器輸入輸出滿足：m=2n譯碼輸入譯碼輸出

a1a0y0y1y2y30010000101001000101100012位二進制譯碼器譯碼輸入譯碼輸出

a1a0y0y1y2y30001110110111011011111102位二進制譯碼器3—8譯碼器74LS138EN=1（）

EN=0，禁止譯碼，輸出均為１使能端輸出端輸入端八個輸出端，低電平有效。74138集成譯碼器的功能表

譯碼功能：根據(jù)輸出引腳哪一條線有效，就可知道具體輸入的二進制代碼是哪一種組合。想一想：10位地址輸入線最多可以表示多少種不同的地址，10根輸入線的二進制數(shù)譯碼器的輸出線為多少？可否采用某種傳輸方式來減少輸出線數(shù)？

從真值表可得輸出邏輯函數(shù)表達式為：

從表達式中可知每一個輸出相當于是3變量的全部最小項取反。有些譯碼器其每一個輸出直接就是最小項的形式。

例用譯碼器實現(xiàn)電視頻段的選擇。電視信號通常分為三個頻段：VL、VH和U。如選中一個頻段，則由相應的輸出端輸出12V電壓給后面的電路。2、二~十進制譯碼器（又稱BCD譯碼器）

二~十進制譯碼器是輸入編碼是BCD碼，輸出有10根引線與輸入10個BCD編碼對應。

BCD碼有多種，對應著多種譯碼器，常用的是8421BCD譯碼器。

BCD碼譯碼器都有4個輸入端，10個輸出端，常稱之為4~10線譯碼器,也是一種唯一地址譯碼器。

8421BCED譯碼器74HC428421BCED譯碼器74HC42真值表3.唯一地址譯碼器的應用計算機系統(tǒng)中利用譯碼器選通器件示意圖

4．七段數(shù)字顯示譯碼器

在數(shù)字系統(tǒng)中計數(shù)器、定時器、數(shù)字電壓表等方面，需要將表示數(shù)字信息的二進制數(shù)以人們習慣的十進制數(shù)形式顯示出來，以便查看，因此，數(shù)字顯示電路是許多數(shù)字設(shè)備不可缺少的部分。數(shù)字顯示電路通常由譯碼器、驅(qū)動器和顯示器等部分組成。

脈沖信號計數(shù)器譯碼器驅(qū)動器顯示器（1）數(shù)碼顯示器件數(shù)碼顯示器件種類繁多，其作用是用以顯示數(shù)字和符號。用于十進制數(shù)的顯示，目前使用較多的是分段式顯示器。如圖4.9是七段顯示器顯示字段布局及字形組合。

555定時器是一種應用方便的中規(guī)模集成電路,只需外接少量的阻容元件就可以構(gòu)成單穩(wěn)、多諧和施密特觸發(fā)器。廣泛用于信號的產(chǎn)生、變換、控制與檢測。電阻分壓器電壓比較器基本RS觸發(fā)器復位輸入端(0)輸出緩沖反相器集電極開路輸出三極管TvovICvI1vI2vo’C1C2+--+(1)(2)(3)(4)(5)(6)(7)RS&5k

5k

5k

&&1VCC(8)G定時器的電路結(jié)構(gòu)與工作原理1.電路結(jié)構(gòu)10.6555集成定時器及應用010TvovICvI1vI2vo’C1C2+--+(1)(2)(3)(4)(5)(6)(7)RS&5k

5k

5k

&&1VCC(8)G

如果懸空0101010110111保持保持2.工作原理定時器的功能

00導通>2VCC/3

1110>VCC/3

導通<2VCC/3

>VCC/3

不變不變<2VCC/3<VCC/3

1截止U6uoT的狀態(tài)UU45551234876510.6.1D/A轉(zhuǎn)換器DAC轉(zhuǎn)換的基本原理：圖9.2.1數(shù)模轉(zhuǎn)換器示意圖10.6數(shù)--模和模--數(shù)轉(zhuǎn)換

一般的數(shù)模轉(zhuǎn)換器的基本組成可分為四部分，即：電阻譯碼網(wǎng)絡、模擬開關(guān)、基準電壓源和求和運算放大器。圖9.2.2數(shù)模轉(zhuǎn)換器原理圖目前使用最廣泛的D/A轉(zhuǎn)換技術(shù)有兩種：權(quán)電阻網(wǎng)絡D/A轉(zhuǎn)換和T形電阻網(wǎng)絡D/A轉(zhuǎn)換。權(quán)電阻網(wǎng)絡D/A轉(zhuǎn)換器

一個多位二進制數(shù)中每一位的“1”所代表的數(shù)值大小稱為這一位的“權(quán)”。下面即以圖9.2.3為例分析權(quán)電阻網(wǎng)絡DAC的轉(zhuǎn)換原理：9.2.34位權(quán)電阻網(wǎng)絡DAC基準電壓源求和放大器權(quán)電阻網(wǎng)絡模擬開關(guān)CMOS模擬開關(guān)電路由電路分析可得：推論：對于n位的權(quán)電阻網(wǎng)絡D/A轉(zhuǎn)換器，當反饋電阻取為R/2時，輸出電壓的計算公式可寫為——結(jié)論：輸出電壓正比于輸入的數(shù)字量，從而實現(xiàn)了從數(shù)字量到模擬量的轉(zhuǎn)換。此種電路：優(yōu)點：結(jié)構(gòu)比較簡單，所用的電阻元件數(shù)很少；

缺點：各個電阻的阻值相差較大，尤其在位數(shù)較多時。如何求解？改進方法（一）：采用雙級權(quán)電阻網(wǎng)絡。如下例：倒T形電阻網(wǎng)絡D/A轉(zhuǎn)換器優(yōu)點：可更好地克服權(quán)電阻網(wǎng)絡DAC中電阻阻值相差太大的缺點。例：9.2.4倒T形電阻網(wǎng)絡DAC該電路電阻網(wǎng)絡的等效電路如下：9.2.5計算倒T形電阻網(wǎng)絡支路電流的等效電路由電路分析,可得輸出電壓為：推論：對n位輸入的倒T形電阻網(wǎng)絡DAC,在求和放大器的反饋電阻阻值為R的條件下,輸出模擬電壓的計算公式為:例:采用倒T形電阻網(wǎng)絡的單片集成DAC-——CB7520電路原理圖：圖9.2.6DAC——CB7520電路原理圖【例1】下圖是用CB7520和74LS161組成的波形發(fā)生器電路。已知CB7520的VREF=-10V，試畫出輸出電壓V0的波形，并標出波形圖上各點電壓的幅度。9.2.7DAC——CB7520應用舉例權(quán)電流型D/A轉(zhuǎn)換器

在權(quán)電阻網(wǎng)絡DAC和倒T形電阻網(wǎng)絡DAC中的模擬開關(guān)在實際應用中，總存在一定的導通電阻和導通壓降，而且每個開關(guān)的情況又不完全相同，所以它們的存在無疑會引起轉(zhuǎn)換誤差，影響轉(zhuǎn)換精度。權(quán)電流型DAC可有效的解決這一問題。其示意圖如下：圖9.2.8權(quán)電流型DAC恒流源電路常使用圖所示的電路結(jié)構(gòu)形式：圖權(quán)電流型DAC中的恒流源對應的輸出電壓為：

在實際應用的權(quán)電流型DAC中經(jīng)常利用倒T形電阻網(wǎng)絡的分流作用產(chǎn)生所需要的一組恒流源，如圖

所示：圖

利用倒T形電阻網(wǎng)絡的權(quán)電流型DAC由電路分析知：推論：對于輸入n位二進制數(shù)碼的這種電路結(jié)構(gòu)的DAC，輸出電壓的計算公式可寫成：采用這種權(quán)電流型DAC電路生產(chǎn)的單片集成DAC有DAC0806、DAC0807、DAC0808等。這些器件都采用雙極型工藝制作，工作速度很高。DAC0808電路介紹及應用舉例：圖9.2.11DAC0808的電路結(jié)構(gòu)框圖圖9.2.12DAC0808的典型應用具有雙極性輸出的D/A轉(zhuǎn)換器

前面講的DAC輸出電壓都是單極性的，得不到正、負極性的輸出電壓。而具有雙極性輸出的DAC能夠把以補碼形式輸入的正負數(shù)分別轉(zhuǎn)換成正負極性的模擬電壓。下面以輸入為3位二進制補碼的情況為例，說明轉(zhuǎn)換的原理。表7-2-1輸入為3位二進制補碼時要求DAC的輸出表7-2-2具有偏移的DAC的輸出符號位其中，由RB和VB組成偏移電路，門G完成符號位的取反。為使輸入代碼為100時的輸出電壓等于零，需使下式成立：

圖9.2.13具有雙極性輸出電壓的DAC偏移電路符號取反D/A轉(zhuǎn)換器的轉(zhuǎn)換精度與轉(zhuǎn)換速度一、DAC的轉(zhuǎn)換精度

在DAC中通常用分辨率和轉(zhuǎn)換誤差來描述轉(zhuǎn)換精度。由于DAC的各個環(huán)節(jié)在參數(shù)和性能上和理論值之間不可避免的存在著差異，所以實際能達到的轉(zhuǎn)換精度要由轉(zhuǎn)換誤差來決定。表示由各種因素引起的轉(zhuǎn)換誤差的一個綜合性指標稱為線性誤差。線性誤差表示實際的D/A轉(zhuǎn)換特性和理想轉(zhuǎn)換特性之間的最大偏差，如圖9.2.14所示。線性誤差一般用最低有效位的倍數(shù)表示。圖9.2.14DAC的轉(zhuǎn)換特性曲線造成DAC轉(zhuǎn)換誤差的原因有:

*

參考電壓VREF的波動

*運算放大器的零點漂移*模擬開關(guān)的導通內(nèi)阻和導通壓降*電阻網(wǎng)絡中電阻阻值的偏差*三極管特性的不一致等等。由不同因素所導致的轉(zhuǎn)換誤差各有不同的特點：

1）若VREF偏離標準值△VREF，則由△VREF引起的轉(zhuǎn)換誤差叫做比例系數(shù)誤差，用△VO1表示。圖9.2.15中虛線表示出了當△VREF一定時VO值偏離理論值的情況。圖9.2.15比例系數(shù)誤差2）由運算放大器的零點漂移造成的輸出電壓誤差叫做漂移誤差或平移誤差，用△VO2表示，如圖9.2.16中虛線所示：圖9.2.16漂移誤差3）由于模擬開關(guān)的導通內(nèi)阻和導通壓降都不可能真正等于零，因而它們的存在也必將在輸出端產(chǎn)生誤差電壓△VO3，這種性質(zhì)的誤差叫做非線性誤差。4）產(chǎn)生非線性誤差的另一個原因是電阻網(wǎng)絡中電阻阻值的偏差，其中也包含了模擬開關(guān)導通電阻所帶來的誤差。在輸出端產(chǎn)生的誤差電壓△VO4與輸入數(shù)字量之間也是一種非線性關(guān)系。這兩種誤差示于圖9.2.17中。圖9.2.17非線性誤差

因為這幾種誤差電壓之間不存在固定的函數(shù)關(guān)系，所以最壞的情況下輸出總的誤差電壓等于它們的絕對值相加，即說明：為獲得高精度的DAC，單純依靠選用高分辨率的DAC器件是不夠的，還必須具有高穩(wěn)定度的參考電壓源VREF和低漂移的運算放大器與之配合使用，才可能獲得較高的轉(zhuǎn)換精度。以上討論的都是靜態(tài)誤差，對于動態(tài)誤差，可在DAC的輸出端附加采樣——保持電路?！纠?】在圖9.2.6的倒T形電阻網(wǎng)絡(CB7520)DAC中，外接參考電壓VREF=-10V。為保證VREF偏離標準值所引起的最大誤差小于1/2LSB，試計算VREF的相對穩(wěn)定度應取多少?二、DAC的轉(zhuǎn)換速度

通常用建立時間tset

來定量描述DAC的轉(zhuǎn)換速度。建立時間tset是這樣定義的：從輸入的數(shù)字量發(fā)生突變開始，直到輸出電壓進入與穩(wěn)態(tài)值相差±1/2LSB范圍以內(nèi)的這段時間，稱為建立時間tset，如圖所示：圖9.2.18DAC的建立時間§10.6.2A/D轉(zhuǎn)換器□A/D轉(zhuǎn)換應用舉例：01001101…ADC010111…CCD陣列+ADC010111…

□

A/D轉(zhuǎn)換的基本原理：，其中為n位ADC參考量，則

通常A/D轉(zhuǎn)換位數(shù)n越大，誤差越小。要實現(xiàn)將連續(xù)變化的模擬量變?yōu)殡x散的數(shù)字量，需經(jīng)過四個步驟：采樣、保持、量化、編碼，一般前兩步由采樣-保持電路完成，量化和編碼由ADC完成。圖9.3.1模數(shù)轉(zhuǎn)換示意圖一、取樣定理9.3.3所示。通常取fs=（3~5）fi(max)即可滿足要求。圖9.3.2對輸入模擬信號的取樣圖9.3.3還原取樣信號所用濾波器的頻率特性二、量化與編碼■

量化將采樣－保持電路輸出的樣值電平歸化到與之相接近的離散數(shù)字電平。■

量化單位把取樣電壓表示為某個最小數(shù)量單位的整數(shù)倍，這個最小數(shù)量單位叫量化單位，用△表示，顯然，△=1LSB?！鼍幋a把量化的結(jié)果用代碼（可以是二進制，也可以是其他進制）表示出來?！?/p>

量化誤差將模擬電壓信號劃分為不同的量化等級時采用的方法不同，其量化誤差也不同。圖9.3.4劃分量化電平的兩種不同方法的比較只舍不入有舍有入§9.3.1采樣-保持電路圖9.3.5采樣器及波形圖

所謂采樣，即將一個時間上連續(xù)變化的模擬量轉(zhuǎn)換為時間上離散的模擬量。采樣需遵循采樣定理。所謂保持，即將樣值脈沖的幅度，也就是采樣期間的Vi（t）保持下來，直到下次采樣。采樣—保持的精度及性能極大地影響A/D轉(zhuǎn)換器的精度。通常將采樣器和保持電路總稱為采樣—保持電路。圖9.3.6給出了兩種采樣—保持電路及輸出波形圖。這兩種電路的共同缺點：采樣速度比較慢。圖9.3.6兩種采樣-保持電路及輸出波形采樣保持R1=R2采樣－保持改進實用電路：電壓跟隨器實例：單片集成取樣—保持電路LF198。圖9.3.7集成采樣-保持電路LF198（a）電路結(jié)構(gòu)（b）典型接法課外閱讀

A/D轉(zhuǎn)換器的分類：雙積分型直接ADC

直接ADC能把輸入的模擬電壓信號直接轉(zhuǎn)換為輸出的數(shù)字量而不需要經(jīng)過中間變量。常用的有并聯(lián)比較型和反饋比較型兩類。一、并聯(lián)比較型ADC圖9.3.8并聯(lián)比較型ADC電路圖表7-3-1圖9.3.8電路的代碼轉(zhuǎn)換表如何設(shè)計代碼轉(zhuǎn)換電路？影響并聯(lián)比較型A/D轉(zhuǎn)換器轉(zhuǎn)換精度的主要因素：*量化電平（△）的劃分，這是主要因素；*參考電壓VREF的穩(wěn)定度；*分壓電阻相對精度；*電壓比較器靈敏度，等等。并聯(lián)比較型ADC的主要優(yōu)點：*轉(zhuǎn)換速度快：如8位輸出的轉(zhuǎn)換時間可達50ns以下；*含有比較器和寄存器的ADC可不附加采樣-保持電路。并聯(lián)比較型ADC的主要缺點：*需要用很多的電壓比較器和觸發(fā)器：如n位二進制代碼轉(zhuǎn)換器中應當有2n-1個電壓比較器和2n-1個觸發(fā)器，電路相當龐大。二、反饋比較型ADC

工作原理：取一個數(shù)字量加到DAC上，于是得到一個對應的輸出模擬電壓。將這個模擬電壓和輸入的模擬電壓信號相比較。若兩者不等，則調(diào)整所取的數(shù)字量，直到兩個模擬電壓相等為止，最后所取的這個數(shù)字量就是所求的轉(zhuǎn)換結(jié)果。反饋比較型ADC常采用計數(shù)型和逐次漸近型兩種方案。（一）計數(shù)型反饋比較型ADC圖9.3.9計數(shù)型ADC電路工作原理圖這種電路的優(yōu)點：電路非常簡單。

缺點：轉(zhuǎn)換時間太長。如當輸出為n位二進制數(shù)碼時，最長的轉(zhuǎn)換時間可達（2n-1）倍的時鐘信號周期。例

計數(shù)型ADC電路分析計算某計數(shù)型ADC電路如下圖所示。其中，計數(shù)器為8位二進制加法計數(shù)器，已知時鐘CP的頻率f=100kHz。1、試問完成一次最長的A/D轉(zhuǎn)換需要多少時間？2、若已知8bitDAC的最高輸出電壓為9.18V，當VI=5.410V時，電路的輸出狀態(tài)D=Q7Q6…Q0是什么？完成這次轉(zhuǎn)換所需的時間是多少？（二）逐次漸近型反饋比較型ADC圖9.3.10逐次漸近型ADC電路工作原理圖例：圖9.3.113位逐次漸近型ADC的電路原理圖逐次漸近型ADC的優(yōu)點：*轉(zhuǎn)換速度雖比并聯(lián)比較型ADC低，卻比計數(shù)型ADC快得多。如n位逐次漸近型ADC完成一次轉(zhuǎn)換所需的時間僅為（n+2）個時鐘信號周期的時間。*逐次漸近型ADC的電路規(guī)模比并聯(lián)比較型小得多。*逐次漸近型ADC是目前集成ADC產(chǎn)品中用得最多的一種電路。例

逐次漸近型ADC電路分析計算某逐次漸近型ADC電路原理框圖如下圖（a）所示。1、試說明逐次漸近型ADC完成一次轉(zhuǎn)換需要多少時間？2、若已知8bitDAC的最高輸出電壓Vo(max)=9.945V，時鐘頻率f=100kHz，當V