集成電路 CMOS邏輯-廖付友

集成電路CMOS邏輯講解人：廖付友時間：2013年11月12日課程：嵌入式系統(tǒng)設(shè)計2ReviewClicktoeditMastertitlestyle2●最早的IC使用雙極型工藝；●20世紀70年代出現(xiàn)了金屬柵n溝MOS（nMOS或NMOS）工藝；●20世紀80年代初，晶體管中的鋁柵被多晶硅所替代，多晶硅作為柵材料的引入使得在同一IC上很容易制造n溝MOS和p溝MOS兩種類型的晶體管，這就是CMOS技術(shù)——即互補型MOS（CMOS,complementaryMOS）工藝技術(shù)的主要改進。CMOS與NMOS相比，其主要優(yōu)點是功耗低，且多晶硅柵使生產(chǎn)工藝更為簡單，便于器件尺寸按比例縮小。COMS邏輯3圖2.1作為開關(guān)的CMOS晶體管COMS邏輯4圖2.2CMOS邏輯與非門或非門5CMOS晶體管Contents1CMOS設(shè)計規(guī)則組合邏輯單元時序邏輯單元數(shù)據(jù)通路邏輯單元234567I/O單元8硅編譯器/單元編譯器CMOS工藝*61CMOS晶體管CMOSTransistorsNMOS立體圖AluminumPolysilicon71CMOS晶體管

NMOS的導(dǎo)電機理耗盡區(qū)——導(dǎo)電溝道的形成(Vgs>Vtn)——Ids形成(Vds>0)NMOS管的第四端體(bulk－阱或襯底)與地相接，使二極管反偏。L＝2Tox=100angstroms(0.01ummicron)81CMOS晶體管漏-源電流為：（線性工作區(qū)）常數(shù)是工藝跨導(dǎo)系數(shù)（或本征跨導(dǎo)）：定義晶體管增益因子為：因子W/L（晶體管寬度除以長度）是晶體管的溝道寬長比。對于來說，漏極電流IDS基本保持不變，其中（2.12）（2.9）91.2速度飽和

IC設(shè)計的特征尺寸（λ）：生產(chǎn)過程中光刻所能達到的最小尺寸。微米技術(shù)：

λ≥1μm亞微米技術(shù)：1μm﹥λ≥0.5μm深亞微米：λ﹤0.5μm亞0.1μm：λ≤0.1μm對于深亞微米晶體管，由公式（2.12）計算出的漏-源電流會過高，主要有三個原因:首先，閾值電壓不是常數(shù)；其次，溝道實際長度短于所設(shè)定的長度；第三，在高電場時，公式會失效。此時，電子運動速度飽和，漏電流與晶體管溝道長度無關(guān)。101.3邏輯電平

n-溝道晶體管提供強“0”，但弱“1”。111.3邏輯電平

P-溝道晶體管提供強“1”，但弱“0”。

有時稱弱“0”和“1”為退化的邏輯電平。在CMOS工藝中，可以同時采用這兩種晶體管形成強“0”邏輯電平和強“1”邏輯電平。122CMOS工藝IC制造：1.生長單晶硅。2-3制作晶圓片。4.高溫爐中生長二氧化硅層。5.涂液體光刻膠。6.掩模曝光。7.顯影后的芯片截面。8.刻蝕氧化層。9-10離子注入。11.去膠。12.去氧化層。每層都得重復(fù)步驟4-12(CMOS工藝一般重復(fù)12-20次)。132.2CMOS反相器PolysiliconInOutVDDGNDPMOS2lMetal1NMOSContactsNWell142.2CMOS反相器ItsLayoutViewConnectinMetalSharepowerandgroundAbutcells153CMOS設(shè)計規(guī)則Diagram1Diagram3Diagram4物體之間的箭頭表示最小間隔顯示物體尺寸的箭頭表示最小寬度規(guī)則（3.1）是多晶的最小寬度IC工藝前段：前段流水線（1-6）；后端：金屬互聯(lián)和過孔（7-9,14-15）；焊盤層和玻璃層：（10）。公司一般會有兩套設(shè)計規(guī)則：1套用法則，另1套用微米。163CMOS設(shè)計規(guī)則Diagram1Diagram3Diagram4174組合邏輯單元在CMOS設(shè)計中，AOI和OAI是兩種非常有效的邏輯結(jié)構(gòu)：Z=(A·B+C·D+E)'或Z=AOI221(A,B,C,D,E)與-或-非（AOI,AND-OR-INVERT）或-與-非（OAI,OR-AND-INVERT）組合邏輯電路與時序邏輯電路？Z=OAI321(P,Q,R,S,T,U)?184.1推進反相符調(diào)整晶體管的尺寸，使n-溝和p-溝管組具有有相同的驅(qū)動能力。在CMOS中用稱作管組的晶體管串-并網(wǎng)絡(luò)組成單元級可構(gòu)成AOI和OAI邏輯單元。圖示為n-溝道和p-溝管組的過程。這里以AOI221單元為例。首先構(gòu)建雙圖形符，此時根據(jù)deMorgan理論把反相符（圓圈）“推”至輸入端。再通過晶體管串-并組合建立n-溝和p-溝管組。194.1推進反相符以下是構(gòu)建單級組合CMOS邏輯單元的步驟：

1.在最后的單元加反相符（圓圈）畫一個簡略的圖符（反向符-輸出原理圖）。用deMorgan理論（NAND是具有反相輸入的OR，以及NOR是具有反向輸入的AND）將反相符推回到輸入端（這為雙圖形符或反相符-輸入原理圖）。

2.從反相符-輸入圖可組成n-溝管組：OR轉(zhuǎn)換為并行連接，AND轉(zhuǎn)換為串行連接。如輸入端有一個反相符，就需要用1個反相器。

3.使用反相符-輸入圖可組成p-溝管組（省略了輸入端的反相性—p溝晶體管柵端的反相符會計及這些因素）。如輸入端沒有圈，就需要用反相器（這些將于反相符-輸出圖中有反相符的輸入柵端相同）。這兩種管組是對偶的。n-溝管組實現(xiàn)強“0”功能，而p-溝管組提供強“1”功能。最后的步驟是通過晶體管尺寸來調(diào)整邏輯單元的驅(qū)動強度。204.2驅(qū)動強度通常，我們調(diào)整反相器中n-溝道和p-溝道晶體管的尺寸比例，使兩種類型晶體管有相同的電阻或者驅(qū)動強度,也就是要使。

p=pEox/tox(Wp/Lp)

n=nEox/tox(Wn/Ln)2/11/1一般，

n＝1～2倍

p●溝道寬長比為W1/L1

和W2/L2

的兩個并聯(lián)的晶體管等效于1個(W1/L1+W2/L2)/1晶體管。例如，2/1與3/1并聯(lián)為5/1。●溝道寬長比為W1/L1

和W2/L2

的兩個晶體管串聯(lián)等效于1個1/(L1/W1+L2/W2)晶體管。例如，3/1與3/1串聯(lián)等效于1/((1/3)+(1/3))或3/2。

庫中的邏輯單元具有不同的驅(qū)動強度。一般將最小尺寸的反相器稱為1X反相器。常以幾何比例衡量驅(qū)動強度，所以就有1X、2X、4X和8X或更高驅(qū)動強度的單元。邏輯單元的驅(qū)動強度常用做后綴。例如：INVX1或INVD1，INVX2等。214.3傳輸門（TG）CBIGVBIG+CSMALLVSMALLVF=––––––––––––––––––––––––––––

CBIG+CSMALL

如果A點起始電壓是VSMALL，Z點起始電壓是VBIG，當(dāng)閉合TG（S=‘1’）時，節(jié)點A和Z的最終電壓為：設(shè)想從節(jié)點A驅(qū)動‘0’到節(jié)點Z，假定CBIG=0.2pF，CSMALL=0.02pF,VBIG=0V,VSMALL=5V;則有：大電容迫使節(jié)點A接近于“0”電平，這不是我們希望的結(jié)果??！ 這種問題稱為電荷分配問題（chargesharing）所以與全定制設(shè)計不同，一般在ASIC設(shè)計中，會盡量避免使用傳輸門。

224.3傳輸門MUX是可行的，但是如果級聯(lián)MUX則有潛在的電荷分配問題。多數(shù)的ASIC庫使用反相器對輸出進行緩沖，用這一更保險的方法建立MUX單元時，MUX也隨之反相。為了得到可靠地非反相MUX，在輸入和輸出之間加緩沖需12個晶體管或者3個等效門。使用標(biāo)準(zhǔn)邏輯單元實現(xiàn)反相MUX。有輸出緩沖器的反相MUX非反相緩沖器的MUX2.5個門235時序邏輯單元

VLSI設(shè)計中，有兩種主要的時鐘控制方法：多相時鐘或單相時鐘以及同步設(shè)計。后一種方法的主要優(yōu)點是：（1）允許設(shè)計的自動化，（2）安全，（3）允許供應(yīng)商簽收（保證ASCI能按仿真的結(jié)果工作）。在選擇時鐘控制方案時，同步設(shè)計的這些優(yōu)點（尤其最后一點）勝過所有其他方法，絕大多數(shù)ASIC都采用嚴格的同步設(shè)計方法。245.1

鎖存器為了強調(diào)鎖存器和觸發(fā)器之間的區(qū)別，有時將鎖存器時鐘輸入端看成使能端。只要電源開著，記憶環(huán)路狀態(tài)就保持著，這稱之為靜態(tài)鎖存器。時序邏輯單元因有存儲和記憶的特性而區(qū)別于組合邏輯單元。單元架構(gòu)當(dāng)CLK為高時透明傳輸當(dāng)CLK為低時鎖存255.2觸發(fā)器加入反相器作為緩沖輸出

圖示為由兩個D鎖存器構(gòu)成的觸發(fā)器：主從式結(jié)構(gòu)的D觸發(fā)器。在觸發(fā)器設(shè)計中，存儲節(jié)點S有緩沖，時鐘至Q端的延遲比至QN端得延遲少一個反相器的延遲。

主、從鎖存器的組合在時鐘的下降沿可獲取或采集D輸入端信號，其特性完全不同于鎖存器。此波形顯示觸發(fā)器的工作狀況，并圖示了建立時間（tSU）,保持時間（tH）和時鐘至Q端的傳輸延遲時間（tPD）的定義。必須在有效時鐘沿前的時間tSU內(nèi)保持數(shù)據(jù)穩(wěn)定，并在有效時鐘沿后的時間tH內(nèi)保持數(shù)據(jù)穩(wěn)定。265.3時鐘控制反相器可用時鐘控制的反相器代替鎖存器和觸發(fā)器中的反相器-TG對。由反相器和TG串聯(lián)組合得到的時鐘控制反相器反相器加上傳輸門TG反相器和TG中的電流可允許斷開反相器中晶體管間的連接斷開連接后形成時鐘控制反相器常用符號除了時鐘控制反相器的版圖設(shè)計容易外，不太有余地選擇不同的實現(xiàn)方法276數(shù)據(jù)通路邏輯單元加法器：

SUM=A⊕B⊕CIN=SUM(A,B,CIN)=PARITY(A,B,CIN)

COUT=A·B+A·CIN+B·CIN=MAJ(A,B,CIN)4位數(shù)據(jù)通路串行加法器數(shù)據(jù)信號A、B和S走橫向m1金屬層控制信號CIN和COUT走縱向m2層像以這樣的方式來對數(shù)據(jù)線和控制線進行布局稱為“數(shù)據(jù)通路”。ADD模塊為數(shù)據(jù)通路單元全加器4位加法器采用2層金屬的版圖數(shù)據(jù)通路版圖求和使用奇偶校驗功能（‘1’即輸入中‘1’的個數(shù)為奇數(shù)）進位輸出OUT采用3中取2的擇多功能（‘1’即輸入中‘1’的個數(shù)為多數(shù)）286數(shù)據(jù)通路邏輯單元數(shù)據(jù)通路結(jié)構(gòu)與標(biāo)準(zhǔn)單元（CBIC）和門陣列（MGA）之間的區(qū)別：對CBIC和MGA來說，單元都是以行排在一起，行內(nèi)的單元排列是無規(guī)則的；數(shù)據(jù)通道版圖中單元的排列，是有規(guī)劃的：

1）對于每一位產(chǎn)生可預(yù)測的基本相同的延遲

2）在單元內(nèi)就可以建立單元之間的互連（如COUTi>>CINi+1位）數(shù)據(jù)通道版圖的缺陷： 數(shù)據(jù)通道單元設(shè)計更復(fù)雜；數(shù)據(jù)通道版圖對軟件的要求更復(fù)雜；296.1數(shù)據(jù)通路元件

圖示為加法器典型的數(shù)據(jù)通路符號(在ASIC庫中，人們很少使用IEEE標(biāo)準(zhǔn))。有一劃的粗線(1.5線寬)表示數(shù)據(jù)總線，普通線(0.5線寬)表示控制信號。有些原理圖的數(shù)據(jù)通路符號僅包含數(shù)據(jù)信號而忽略控制信號——必須記住這些控制信號。溢出OV=XOR(COUT[MSB]),COUT[MSB-1]),例7+7，-7-7306.2加法器

我們可以按照產(chǎn)生信號G[i]和傳送信號P[i]討論加法：

其中C[i]是從i級來的進位輸出信號，同時也是第i+1級的進位輸入。因此C[i]=COUT[i]=CIN[i+1]。在形成進位的時候，不要將兩種方法相混淆，因兩種方法中的傳送信號P[i]是不相同的。當(dāng)A[i]B[i]=1時，C[i]=1，即產(chǎn)生一個進位，故C[i]又稱為進位產(chǎn)生函數(shù)當(dāng)A[i]B[i]=0時，P[i]=1時，C[i]=C[i-1]，即將進位輸入傳遞到進位輸出，故P[i]又稱為進位傳遞函數(shù)316.2加法器

圖示為常規(guī)的RCA。n位RCA的延遲與n成正比，并由進位信號通過各級的傳送所限制。用“快速通過”反向符對將AND門及OR門變成快速的2輸入NAND可減小延遲。

如何構(gòu)成和使用數(shù)據(jù)通路元件。人們可從庫中使用預(yù)先設(shè)計好的單元或自己使用電路圖或設(shè)計語言由邏輯單元進行構(gòu)建。

行波進位加法器（RCA,RippleCarryAdder）326.2加法器C[i]=A[i]·B[i]+P[i]·C[i–1](2.46)或者C[i]=(A[i]+B[i])·(P[i]’+C[i–1])(2.47)進位信號的方程式可用兩種不同方式書寫：P[i]’

=NOT(P[i])奇數(shù)級

偶數(shù)級

C1[i]’=P[i]·C3[i–1]·C4[i–1]

C3[i]’=P[i]·C1[i–1]·C2[i–1](2.48)C2[i]=A[i]+B[i]

C4[i]’=A[i]·B[i]

(2.49)C[i]=C1[i]·C2[i] C[i]=C3[i]’+C4[i]’

(2.50)(到零級的進位輸入時

C3[–1]=C4[–1]='0')C[i]=(A[i]+B[i])·(P[i]’+C[i–1])(2.47)

=(A+B)(AB+/A/B+Ci-1)=AB+ACi-1+AB+BCi-1=AB+ACi-1+BCi-1C[i]=C1[i]·C2[i]=P[i]C3[i–1]C4[i–1](A[i]+B[i])

=(P[i]’+C3[i-1]’+C4[i-1]’)(A[i]+B[i])

=(P[i]’+C[i–1])(A[i]+B[i])336.2加法器A[i]B[i]C[i-1]S[i]P[i]C[i]A[i+1]B[i+1]S[i+1]C[i+1]C2[i-1]C1[i-1]C[i-1]S[i]C4[i]C3[i]S[i+1]A[i+1]B[i+1]用nand代替and速度較快傳統(tǒng)的RCA經(jīng)改進的RCA，進位鏈只用了兩級NAND2奇數(shù)級和偶數(shù)級加法器采用了不同的邏輯偶數(shù)級奇數(shù)級C[i]=C2[i+1]C1[i+1]A[i]B[i]346.2加法器進位保留型加法器S1[i]=CIN（進位保留）S2[i]=A1[i]⊕A2[i]⊕A3[i]

＝PARITY(A1[i],A2[i],A3[i])

COUT=A1[i]·A2[i]+[(A1[i]+A2[i])·A3[i]]

=MAJ(A1[i],A2[i],A3[i])

CSA

單元中：二進制反碼或補碼的算術(shù)溢出信號OV在每級CSA中，將進位保留直接傳遞，再參與下一級CSA的Parity和Maj的運算，這樣沒有了進位的延遲，使每一級CSA都有相同的延遲。FIGURE（a）CSA單元;（b）4位CSA;(c)CSA符號；（d）(e)四輸入（每個輸入n位）CSA，使用兩個CSA單元和一個RCA單元（結(jié)構(gòu)圖、版圖）(f)

，(g)

使用流水線方案的n位、四輸入加法器356.2加法器RCA的各種進位鏈RCA的問題在于：各級必須等待前一級的進位輸出，所以有各種加速進位的 進位鏈結(jié)構(gòu)，如旁路進位鏈CBA、跳躍進位鏈CSA、超前 進位鏈CLA等。CLA——CarryLookheadAdder：這種超前進位鏈沒有進位的等待問題，但在電路的實現(xiàn)方面不規(guī)則，Brent-Kung加法器可以增加進位設(shè)計的規(guī)則性。C[1]=G[1]+P[1]·C[0]=G[1]+P[1]·(G[0]+P[1]·C[–1])=G[1]+P[1]·G[0]C[2]=G[2]+P[2]·G[1]+P[2]·P[1]·G[0]C[3]=G[3]+P[2]·G[2]+P[2]·P[1]·G[1]+P[3]·P[2]·P[1]·G[0]366.3乘法器

圖示為六位陣列乘法器。最后可留下30個加法器的不對稱CSA陣列。n位陣列乘法器的延遲與n成正比再加上CPA的延遲?？蓮膬身椫痔岣叱朔ㄆ鞯男阅?，部分積的數(shù)目和部分積的加法。377I/O單元OE＝0M1、M2高阻，IOpad做輸入用OE＝1IOpad＝DATAout三態(tài)雙向輸出緩沖器M1、M2必須驅(qū)動片外的大負載；假設(shè)：C負載＝200pf，在5ns內(nèi)將其電平由0充到5V；則：晶體管的輸出電流

Ids=C*dv/dt=200X10-12*(5/5*10-9)=200mA387I/O單元這么大的輸出電流，也必定流經(jīng)電源，將增加功耗；同時由于封裝的原因?qū)е码姼械拇嬖?。假設(shè)：電源電感＝2nH，電流在5ns內(nèi)由0變到1A（該電源線上連著32個I/O單元，每個轉(zhuǎn)換需30mA）則單元上的電壓尖峰將達到L*(dI/dt)=0.4V（電源反彈電壓（power-supplybounce））解決方法：1.限制同時切換輸出（SSO,simultaneouslyswitchingoutput）的數(shù)目；2.限制連到任何一個VDD